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參數(shù)資料
| 型號： | AK4343 |
| 廠商： | Asahi Kasei Microsystems Co.,Ltd |
| 英文描述： | Stereo DAC with HP/RCV/SPK-AMP |
| 中文描述： | 立體聲DAC惠普/垃圾車/胰腎聯(lián)合移植腺苷 |
| 文件頁數(shù)： | 94/98頁 |
| 文件大?。?/td> | 851K |
| 代理商： | AK4343 |
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ASAHI KASEI
[AK4343]
MS0478-E-01
2006/10
- 94 -
Stop of Clock
Master clock can be stopped when DAC is not used.
1. PLL Master Mode
External MCKI
PMPLL bit
(Addr:01H, D0)
MCKO bit
(Addr:01H, D1)
Input
(3)
(1)
(2)
"1" or "0"
Example:
Audio I/F Format: MSB justified
BICK frequency at Master Mode: 64fs
Input Master Clock Select at PLL Mode: 11.2896MHz
(3) Stop an external MCKI
(1) (2) Addr:01H, Data:08H
Figure 84. Clock Stopping Sequence (1)
<Example>
(1) Power down PLL: PMPLL bit = “1”
→
“0”
(2) Stop MCKO clock: MCKO bit = “1”
→
“0”
(3) Stop an external master clock.
2. PLL Slave Mode (LRCK or BICK pin)
External BICK
PMPLL bit
(Addr:01H, D0)
Input
(1)
(2)
External LRCK
Input
(2)
Example
Audio I/F Format : MSB justified
PLL Reference clock: BICK
BICK frequency: 64fs
(1) Addr:01H, Data:00H
(2) Stop the external clocks
Figure 85. Clock Stopping Sequence (2)
<Example>
(1) Power down PLL: PMPLL bit = “1”
→
“0”
(2) Stop the external BICK and LRCK clocks
3. PLL Slave (MCKI pin)
External MCKI
PMPLL bit
(Addr:01H, D0)
Input
(1)
(2)
MCKO bit
(Addr:01H, D1)
(1)
Example
Audio I/F Format: MSB justified
PLL Reference clock: MCKI
BICK frequency: 64fs
(1) Addr:01H, Data:00H
(2) Stop the external clocks
Figure 86. Clock Stopping Sequence (3)
<Example>
(1) Power down PLL: PMPLL bit = “1”
→
“0”
Stop MCKO output: MCKO bit = “1”
→
“0”
(2) Stop the external master clock.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AK4343EN | Stereo DAC with HP/RCV/SPK-AMP |
| AK4345 | 100dB 96kHz 24-Bit Stereo 3.3V ツヒ DAC with DIT |
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參數(shù)描述 |
|---|---|
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