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參數(shù)資料
| 型號(hào)： | 935277748557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA456 |
| 封裝： | 27 X 27 MM, 1.75 MM HIEGHT, LEAD FREE, PLASTIC, MS-034, BGA-456 |
| 文件頁數(shù)： | 639/828頁 |
| 文件大?。?/td> | 7748K |
| 代理商： | 935277748557 |
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Philips Semiconductors
PNX15xx Series
Volume 1 of 1
Chapter 23: LAN100 — Ethernet Media Access Controller
PNX15XX_SER_3
Koninklijke Philips Electronics N.V. 2006. All rights reserved.
Product data sheet
Rev. 3 — 17 March 2006
23-5
A non-real-time queue sends packets immediately.
The two transmit queues can also be congured to support a generic
Quality-of-Service (QoS) system: a high-priority queue provides high quality of
service for packets; a low priority queue runs when possible.
A receive time-stamp indicates the exact moment in time a packet has been received.
Receive blocking lters are used to identify received packets that are not addressed
to this Ethernet station, so that they can be discarded. The Rx lters include a perfect
address lter, a hash lter, and four pattern-matching lters.
Wake-on-LAN power management support makes it possible to wake the system up
from a power-down state (a state in which some of the clocks are switched off) when
wake-up frames are received over the LAN. Wake-up frames are recognized by the
receive ltering modules or by a Magic Frame detection technology. System wake-up
occurs by triggering an interrupt.
An interrupt logic block raises and masks interrupts and keeps track of the cause of
interrupts. The interrupt block sends interrupt request signals to the CPU. Interrupts
can be enabled, cleared, and set by software.
Support for IEEE 802.3/clause 31 ow control is implemented in the Flow Control
block. Receive ow-control frames are automatically handled by the LAN100.
Transmit ow-control frames can be initiated by software. In half-duplex mode, the
ow-control module will generate back pressure by sending out continuous preamble
only interrupted by pauses to prevent the jabber limit.
The LAN100 has both a standard IEEE 802.3/clause 22 Media Independent Interface
(MII) bus and a Reduced Media Independent Interface (RMII) to connect to an
external Ethernet PHY chip [3]. MII or RMII mode can be selected by a bit in the
LAN100 Command register. The standard nibble-wide MII interface allows a
low-speed data connection to the PHY chip at speeds of 2.5 MHz at 10 Mbit/s or 25
MHz at 100 Mbit/s. The RMII interface allows connection to the PHY with low
pin-count and double-speed data clock. Registers in the PHY chip are accessed via
the MMIO interface through the serial management connection of the MII bus
operating at 2.5 MHz.
3.
Register Descriptions
3.1 Register Summary
The base address for LAN100 MMIO registers begins at offset 0x07,2000 with
respect to MMIO_BASE.
After a hard or soft reset via the RegReset bit of the Command register, all bits in all
registers are reset to 0, unless shown otherwise in Table 2.
Reading write-only registers will return a read error. Writing read-only registers will
return a write error. Unused or resrved bits must be ignored on reads and written as
0.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 9353-2523-002 | PANEL MOUNT, CABLE TERMINATED, FEMALE, SMA CONNECTOR, CRIMP, JACK |
| 93568-151100 | INTERCONNECTION DEVICE |
| 93575-090001 | INTERCONNECTION DEVICE |
| 93578-090180 | INTERCONNECTION DEVICE |
| 93584-090001 | INTERCONNECTION DEVICE |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935277864112 | 制造商:NXP Semiconductors 功能描述:IC CPU |
| 935278818112 | 制造商:NXP Semiconductors 功能描述:LCD DRVR 20DIGIT 2.5V/3.3V/5V 56-Pin VSO Tube |
| 935280517132 | 制造商:NXP Semiconductors 功能描述:IC TRANSLATING BUFFER 6XSON |
| 935281751112 | 制造商:NXP Semiconductors 功能描述:IC BUFFER/DVR 16BIT 3ST 48TSSOP |
| 935281751118 | 制造商:NXP Semiconductors 功能描述:IC BUFFER/DVR 16BIT 3ST 48TSSOP |
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