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參數(shù)資料
| 型號(hào)： | 935277747557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA456 |
| 封裝： | 27 X 27 MM, 1.75 MM HIEGHT, LEAD FREE, PLASTIC, MS-034, BGA-456 |
| 文件頁數(shù)： | 218/828頁 |
| 文件大小： | 7748K |
| 代理商： | 935277747557 |
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Philips Semiconductors
PNX15xx Series
Volume 1 of 1
Chapter 8: General Purpose Input Output Pins
PNX15XX_SER_3
Koninklijke Philips Electronics N.V. 2006. All rights reserved.
Product data sheet
Rev. 3 — 17 March 2006
8-28
21
EN_DDS_SOURCE
R/W
0
Enables the use of a DDS clock for Signal Sampling or Pattern
Generation using samples and external clock (EN_CLOCK_SEL[26]
= 1) mode:
0 - disabled
1 - enabled
Note: This eld is only valid in Signal Sampling mode
(FIFO_MODE=01) and Pattern Generation using samples mode
(FIFO_MODE=11)
20:18
CLOCK_SEL
R/W
0
In Signal Sampling / Pattern Generation using samples and external
clock (EN_CLOCK_SEL [26] = 1) mode: This eld selects the GPIO
input pin to be used as the external clock. Refer to Section 4.15 for
eld values.
Note: Only the GPIO[6:0] can be used.
Note: If EN_DDS_SOURCE = 1, then, depending on the content of
DDS_OUT_SEL register, one of the GPIO[6:4] pins may receive an
internally generated DDS clock. This clock can then be selected
with CLOCK_SEL.
In Pattern Generation using samples and the frequency divider
(EN_CLOCK_SEL[26] = 0) mode: This eld selects which GPIO
output pin to output the sampling frequency clock on. Refer to
Section 4.15 for eld values (note only GPIO[6:0] pins can be used).
Note: This eld is only valid in Signal Sampling mode
(FIFO_MODE=01) and Pattern Generation using samples mode
(FIFO_MODE=11).
Note: The GPIO clock used for sampling or pattern generation must
not be greater than 108 MHz.
17:16
EN_IO_SEL
R/W
0
This eld selects how many GPIO pins should be sampled in one
FIFO queue:
00 - IO_SEL_0 enabled: 1-bit samples
11 - IO_SEL_0 enabled: 1-bit samples
01 - IO_SEL_[1:0] enabled: 2-bit samples
10 - IO_SEL_[3:0] enabled: 4-bit samples
Note: This eld is only valid in Signal Sampling mode
(FIFO_MODE=01) or Pattern Generation using samples mode
(FIFO_MODE=11). In all other modes only IO_SEL_0 is enabled.
Table 10: Sampling and Pattern Generation Control Registers for the FIFO Queues
Bit
Symbol
Acces
s
Value
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935272905557 | SPECIALTY CONSUMER CIRCUIT, PBGA456 |
| 935274744557 | SPECIALTY CONSUMER CIRCUIT, PBGA456 |
| 935277746557 | SPECIALTY CONSUMER CIRCUIT, PBGA456 |
| 935277748557 | SPECIALTY CONSUMER CIRCUIT, PBGA456 |
| 9353-2523-002 | PANEL MOUNT, CABLE TERMINATED, FEMALE, SMA CONNECTOR, CRIMP, JACK |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935277864112 | 制造商:NXP Semiconductors 功能描述:IC CPU |
| 935278818112 | 制造商:NXP Semiconductors 功能描述:LCD DRVR 20DIGIT 2.5V/3.3V/5V 56-Pin VSO Tube |
| 935280517132 | 制造商:NXP Semiconductors 功能描述:IC TRANSLATING BUFFER 6XSON |
| 935281751112 | 制造商:NXP Semiconductors 功能描述:IC BUFFER/DVR 16BIT 3ST 48TSSOP |
| 935281751118 | 制造商:NXP Semiconductors 功能描述:IC BUFFER/DVR 16BIT 3ST 48TSSOP |
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