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參數(shù)資料
| 型號(hào)： | μPD784214Y |
| 廠商： | NEC Corp. |
| 英文描述： | 8/16 Bit RISC Microcontrollers(8/16位RISC微控制器) |
| 中文描述： | 8 / 16位RISC微控制器（8 / 16位的RISC微控制器） |
| 文件頁數(shù)： | 333/617頁 |
| 文件大小： | 2471K |
| 代理商： | ΜPD784214Y |
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333
CHAPTER 19 I
2
C Bus Mode (Only
m
PD784216Y Subseries)
Figure 19-3. I
2
C Bus Control Register (IICC0) Format (4/4)
SPT0
Stop Condition Trigger
0
The stop condition is not generated.
1
The stop condition is generated (ends the transfer as the master).
After the SDA0 line goes low, the SCL0 line goes high, or wait until SCL0 goes high. Then, the
standard time is guaranteed; the SDA0 line is changed from low to high; and the stop condition is
generated.
Set timing warnings
When the master is receiving
:
Setting is prohibited during a transfer.
When ACKE0 = 0, the end of reception can be set only during the wait
period after transmitting to the slave.
During the ACK0 period, the stop condition may not be normally
generated. Set SPT0 during the wait period
When the master is transmitting :
Setting synchronized to STT0 is prohibited.
Set SPT0 only by the master.
Note 1
When WTIM0 = 0 is set, be aware that if SPT0 is set during the wait period after the eighth clock is output,
the stop condition is generated during the high level of the ninth clock after the wait is released.
When the ninth clock must be output, set WTIM0 = 0
1 during the wait period after the eighth clock is
output, and set SPTO during the wait period after the ninth clock is output.
Clear condition (SPT0 = 0)
Note 2
Set condition (SPT0 = 1)
Cleared by an instruction
When arbitration failed
Automatically clear after the stop condition is detected
When RESET is input
Set by an instruction
Notes 1.
Set SPT0 only by the master. However, SPT0 must be set once, and the stop condition generated while
the master is operating until the first stop condition is detected after operation is enabled. For details,
refer to
19.5.15 Additional warnings
.
2.
IICE0 = 0 makes this flag signal invalid.
Caution When bit 3 (TRC0) = 1 in the I
2
C bus status register (IICS0), after WREL0 is set at the ninth clock
and the wait is released, TRC0 is cleared, and the SDA0 line has a high impedance.
相關(guān)PDF資料 |
PDF描述 |
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