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參數(shù)資料
| 型號： | XRT94L43IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 79/328頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAPPER SONET/SDH OC12 516BGA |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 應(yīng)用： | 網(wǎng)絡(luò)切換 |
| 接口： | 總線 |
| 電源電壓： | 2.5V, 3.3V |
| 封裝/外殼： | 516-BBGA |
| 供應(yīng)商設(shè)備封裝： | 516-PBGA（35x35） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
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XRT94L43
11
SONET/SDH OC-12 TO 12XDS3/E3 MAPPER
REV. 1.0.2
Y25
PRDY_L/
DTACK/
RDY
O
CMOS
READY or DTACK Output:
The function of this input pin depends upon which mode the Microproces-
sor Interface has been configured to operate in.
Intel-Asynchronous Mode - RDY - Ready Output:
If the Microprocessor Interface has been configured to operate in the Intel-
Asynchronous Mode, then this output pin will function as the "active-low"
READY output.
During a READ or WRITE cycle, the Microprocessor Interface block will
toggle this output pin to the logic low level, ONLY when it (the Microproces-
sor Interface) is ready to complete or terminate the current READ or
WRITE cycle. Once the Microprocessor has determined that this input pin
has toggled to the logic "low" level, then it is now safe for it to move on and
execute the next READ or WRITE cycle.
If (during a READ or WRITE cycle) the Microprocessor Interface block is
holding this output pin at a logic "high" level, then the Microprocessor is
expected to extend this READ or WRITE cycle, until it detects this output
pin being toggled to the logic low level.
Motorola-Asynchronous Mode - DTACK - Data Transfer Acknowledge
Output
If the Microprocessor Interface has been configured to operate in the
Motorola-Asynchronous Mode, then this output pin will function as the
"active-low" DTACK output.
During a READ or WRITE cycle, the Microprocessor Interface block will
toggle this output pin to the logic low level, ONLY when it (the Microproces-
sor Interface) is ready to complete or terminate the current READ or
WRITE cycle. Once the Microprocessor has determined that this input pin
has toggled to the logic "low" level, then it is now safe for it to move on and
execute the next READ or WRITE cycle.
If (during a READ or WRITE cycle) the Microprocessor Interface block is
holding this output pin at a logic "high" level, then the Microprocessor is
expected to extend this READ or WRITE cycle, until it detects this output
pin being toggled to the logic low level.
Power PC 403 Mode - RDY - Ready Output:
If the Microprocessor Interface has been configured to operate in the Power
PC 403 Mode, then this output pin will function as the "active-high" READY
output.During a READ or WRITE cycle, the Microprocessor Interface block
will toggle this output pin to the logic high level, ONLY when it (the Micro-
processor Interface) is ready to complete or terminate the current READ or
WRITE cycle. Once the Microprocessor has sampled this signal being at
the logic "high" level (upon the rising edge of PCLK), then it is now safe for
it to move on and execute the next READ or WRITE cycle.
If (during a READ or WRITE cycle) the Microprocessor Interface block is
holding this output pin at a logic "low" level, then the Microprocessor is
expected to extend this READ or WRITE cycle, until it samples this output
pin being at the logic low level.
NOTE: The Microprocessor Interface will update the state of this output pin
upon the rising edge of
PCLK.
MICROPROCESSOR INTERFACE
PIN #SIGNAL NAME
I/O
SIGNAL
TYPE
DESCRIPTION
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PDF描述 |
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參數(shù)描述 |
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