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參數(shù)資料
| 型號： | XRT94L43IB-F |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 240/328頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAPPER SONET/SDH OC12 516BGA |
| 標準包裝： | 24 |
| 應用： | 網(wǎng)絡切換 |
| 接口： | 總線 |
| 電源電壓： | 2.5V, 3.3V |
| 封裝/外殼： | 516-BBGA |
| 供應商設備封裝： | 516-PBGA（35x35） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
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XRT94L43
308
REV. 1.0.2
SONET/SDH OC-12 TO 12XDS3/E3 MAPPER
4.6
Egress Timing for STS-1/STM-0 Applications
Table 14 presents information on the Timing parameters for the DS3/E3/STS-1 LIU Interface Signals (in the
Egress Direction) for STS-1/STM-0 Applications.
5.0
STS-3/STM-1 TELECOM BUS INTERFACE TIMING INFORMATION
5.1
STS-3/STM-1 Telecom Bus Interface Timing Information
This section presents the timing requirements for the STS-3/STM-1 Telecom Bus Interface. In particular this
section indicates the following.
a. Identifies which edge of RxD_CLK in which the RxD_D[7:0], RxD_PL, RxD_C1J1, RxD_ALARM and
RxD_DP output pins are updated on.
b. The clock to output delays (from the rising edge of RxD_CLK to the instant that the RxD_D[7:0],
RxD_PL, RxD_C1J1, RxD_ALARM and RxD_DP output pins are updated.
c. Identifies which edge of TxA_CLK that the TxA_D[7:0], TxA_PL, TxA_C1J1 and TxA_DP input pins are
sampled on.
d. The set-up time requirements (from an update in the TxA_D[7:0], TxA_PL, TxA_C1J1, TxA_ALARM and
TxA_DP input signals to the rising edge of TxA_CLK).
e. The hold-time requirements (from the rising edge of TxA_CLK to a change in the TxA_D[7:0], TxA_PL,
TxA_C1J1, TxA_ALARM and TxA_DP input signals)
In contrast to the names that are given to the Transmit and Receive STS-3/STM-1 Telecom Bus Interface, the
Transmit STS-3/STM-1 Telecom Bus interface will have the responsibility of receiving (in lieu of transmitting)
STS-3/STM-1 data from some remote entity over a Telecom Bus Interface that is clocked at 19.44MHz.
Likewise, the Receive STS-3/STM-1 Telecom Bus Interface will have the responsibility of transmitting (in lieu of
receiving) STS-3/STM-1 data to some remote entity over a Telecom Bus Interface that is also clocked at
19.44MHz.
5.2
The Receive STS-3/STM-1 Telecom Bus Interface Timing
In the Receive STS-3/STM-1 Telecom Bus Interface, all of the signals (which are output via this Bus Interface)
are updated upon the rising edge of RxD_CLK (19.44MHz clock signal).
TABLE 14: TIMING INFORMATION FOR THE EGRESS DS3/E3/STS-1 LIU INTERFACE FOR STS-1/STM-0
APPLICATIONS
SYMBOL
DESCRIPTION
MIN.
TYP.
MAX.
t11
Rising edge of DS3/E3/STS_1_CLK_OUT to DS3/
E3/STS_1_DATA_OUT output delay
0ns
3ns
相關(guān)PDF資料 |
PDF描述 |
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