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參數(shù)資料
| 型號(hào)： | XRT84L38_06 |
| 廠商： | Exar Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁(yè)數(shù)： | 8/453頁(yè) |
| 文件大?。?/td> | 2982K |
| 代理商： | XRT84L38_06 |
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XRT84L38
IV
OCTAL T1/E1/J1 FRAMER
REV. 1.0.1
F
IGURE
38. T
IMING
D
IAGRAM
OF
THE
I
NPUT
S
IGNALS
TO
THE
F
RAMER
WHEN
RUNNING
AT
B
IT
-M
ULTIPLEXED
16.384M
BIT
/
S
M
ODE
205
4.1.3.6 T1 T
RANSMIT
I
NPUT
I
NTERFACE
- HMVIP 16.384M
BIT
/
S
..................................................................................... 205
F
IRST
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
.......................................................................................... 206
N
INTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
......................................................................................... 206
E
LEVENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
................................................................................... 207
T
HIRTEENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
................................................................................ 207
F
IFTEENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
................................................................................... 207
T
ENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
......................................................................................... 207
T
WELFTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
..................................................................................... 207
F
OURTEENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
............................................................................... 207
S
IXTEENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
.................................................................................. 208
F
IGURE
39. I
NTERFACING
XRT84L38
TO
THE
L
OCAL
T
ERMINAL
E
QUIPMENT
USING
HMVIP 16.384M
BIT
/
S
D
ATA
B
US
.................... 209
F
IGURE
40. T
IMING
D
IAGRAM
OF
THE
I
NPUT
S
IGNALS
TO
THE
F
RAMER
WHEN
RUNNING
AT
HMVIP 16.384M
BIT
/
S
M
ODE
................ 209
4.1.3.7 T1 T
RANSMIT
I
NPUT
I
NTERFACE
- H.100 16.384M
BIT
/
S
....................................................................................... 209
F
IRST
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
.......................................................................................... 210
N
INTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
......................................................................................... 210
E
LEVENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
................................................................................... 211
T
HIRTEENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
................................................................................ 211
F
IFTEENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
................................................................................... 211
T
ENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
......................................................................................... 211
T
WELFTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
..................................................................................... 211
F
OURTEENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
............................................................................... 211
S
IXTEENTH
O
CTET
OF
16.384M
BIT
/
S
D
ATA
S
TREAM
.................................................................................. 212
F
IGURE
41. I
NTERFACING
XRT84L38
TO
THE
L
OCAL
T
ERMINAL
E
QUIPMENT
USING
H.100 16.384M
BIT
/
S
D
ATA
B
US
...................... 213
F
IGURE
42. T
IMING
D
IAGRAM
OF
THE
I
NPUT
S
IGNALS
TO
THE
F
RAMER
WHEN
RUNNING
AT
H.100 16.384M
BIT
/
S
M
ODE
.................. 213
5.0 THE DS1 RECEIVE SECTION............................................................................................................. 214
5.1 THE DS1 RECEIVE PAYLOAD DATA OUTPUT INTERFACE BLOCK......................................................... 214
5.1.1 DESCRIPTION OF THE RECEIVE PAYLOAD DATA OUTPUT INTERFACE BLOCK............................................. 214
R
ECEIVE
I
NTERFACE
C
ONTROL
R
EGISTER
(RICR) (I
NDIRECT
A
DDRESS
= 0
XN
0H, 0
X
22H)......................... 214
5.1.2 THE RECEIVE PAYLOAD DATA OUTPUT INTERFACE BLOCK OPERATING AT 1.544MBIT/S MODE.............. 214
S
LIP
B
UFFER
C
ONTROL
R
EGISTER
(SBCR) (I
NDIRECT
A
DDRESS
= 0
XN
0H, 0
X
16H) .................................. 215
S
LIP
B
UFFER
C
ONTROL
R
EGISTER
(SBCR) (I
NDIRECT
A
DDRESS
= 0
XN
0H, 0
X
16H) .................................. 215
T
ABLE
42: T
HE
R
ECEIVE
S
ERIAL
C
LOCK
AND
R
ECEIVE
S
INGLE
-F
RAME
S
YNCHRONIZATION
SIGNALS
FOR
DIFFERENT
S
LIP
B
UFFER
SETTINGS
216
R
ECEIVE
I
NTERFACE
C
ONTROL
R
EGISTER
(RICR) (I
NDIRECT
A
DDRESS
= 0
XN
0H, 0
X
22H)......................... 217
T
ABLE
43: T
HE
R
X
TS
B
[2:0]
BITS
WHEN
THE
R
ECEIVE
F
RACTIONAL
T1 O
UTPUT
BIT
IS
SET
TO
DIFFERENT
VALUES
.......................... 218
5.1.2.1 C
ONNECT
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
TO
THE
L
OCAL
T
ERMINAL
E
QUIPMENT
IF
THE
S
LIP
B
UFFER
IS
BYPASSED
............................................................................................................................................. 218
F
IGURE
43. I
NTERFACING
XRT84L38
LOCAL
T
ERMINAL
E
QUIPMENT
WITH
S
LIP
B
UFFER
B
YPASSED
AND
R
ECOVERED
R
ECEIVE
L
INE
C
LOCK
AS
R
ECEIVE
T
IMING
S
OURCE
....................................................................................................................................... 219
F
IGURE
44. W
AVEFORMS
OF
THE
S
IGNALS
C
ONNECTING
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
TO
THE
LOCAL
T
ERMINAL
E
QUIPMENT
WHEN
THE
S
LIP
B
UFFER
IS
B
YPASSED
AND
THE
R
ECOVERED
L
INE
C
LOCK
IS
THE
T
IMING
S
OURCE
OF
THE
R
ECEIVE
S
ECTION
..................................................................................................................................................................... 220
5.1.2.2 C
ONNECT
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
TO
THE
L
OCAL
T
ERMINAL
E
QUIPMENT
IF
THE
S
LIP
B
UFFER
IS
ENABLED
............................................................................................................................................... 220
S
LIP
B
UFFER
S
TATUS
R
EGISTER
(SBSR) (I
NDIRECT
A
DDRESS
= 0
XN
AH, 0
X
08H)..................................... 221
F
IGURE
45. I
NTERFACING
XRT84L38
TO
LOCAL
T
ERMINAL
E
QUIPMENT
WITH
S
LIP
B
UFFER
E
NABLED
OR
A
CTS
AS
FIFO................ 222
F
IGURE
46. W
AVEFORMS
OF
THE
S
IGNALS
THAT
C
ONNECT
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
TO
THE
LOCAL
T
ERMI
-
NAL
E
QUIPMENT
WHEN
THE
S
LIP
B
UFFER
IS
E
NABLED
................................................................................................... 223
5.1.2.3 C
ONNECT
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
TO
THE
L
OCAL
T
ERMINAL
E
QUIPMENT
IF
THE
S
LIP
B
UFFER
IS
CONFIGURED
AS
FIFO ........................................................................................................................... 223
FIFO L
ATENCY
R
EGISTER
(FIFOLR) (I
NDIRECT
A
DDRESS
= 0
XN
0H, 0
X
17H)............................................ 223
F
IGURE
47. I
NTERFACING
XRT84L38
TO
LOCAL
T
ERMINAL
E
QUIPMENT
WITH
S
LIP
B
UFFER
E
NABLED
OR
A
CTS
AS
FIFO................ 224
F
IGURE
48. W
AVEFORMS
OF
THE
S
IGNALS
THAT
C
ONNECT
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
TO
THE
LOCAL
T
ERMI
-
NAL
E
QUIPMENT
WHEN
THE
S
LIP
B
UFFER
IS
ACTED
AS
FIFO......................................................................................... 225
5.1.3 HIGH SPEED RECEIVE BACK-PLANE INTERFACE................................................................................................ 225
R
ECEIVE
I
NTERFACE
C
ONTROL
R
EGISTER
(RICR) (I
NDIRECT
A
DDRESS
= 0
XN
0H, 0
X
22H)......................... 225
T
ABLE
44: R
ECEIVE
M
ULTIPLEX
E
NABLE
BIT
AND
R
ECEIVE
I
NTERFACE
M
ODE
S
ELECT
[1:0]
BITS
WITH
THE
RESULTING
R
ECEIVE
B
ACK
-
PLANE
I
NTERFACE
DATA
RATES
............................................................................................................................................... 226
R
ECEIVE
M
ULTIPLEX
E
NABLE
B
IT
= 0......................................................................................................... 226
R
ECEIVE
M
ULTIPLEX
E
NABLE
B
IT
= 1......................................................................................................... 227
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT84L38IB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT84V24 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT86L30 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT86L30IB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT86SH221 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XRT84L38IB | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC 8 Ch T1/E1 Framer RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT84L38-L38PCI | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT84L38-SL38PCI | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT85L61 | 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (BUILDING INTEGRATED TIMING SUPPLY) CLOCK EXTRACTOR |
| XRT85L61_10 | 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (Building Integrated Timing Supply) Clock Extractor |
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