參數(shù)資料
型號： XRT84L38_06
廠商： Exar Corporation
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 433/453頁
文件大?。?/td> 2982K
代理商： XRT84L38_06
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XRT84L38
413
REV. 1.0.1
OCTAL T1/E1/J1 FRAMER
When these interrupt enable bits are set and the BOS ABORT sequence or IDLE Flag Sequence is received in
the data link channel, the BOS Processor changes the Receive ABORT Sequence and Receive IDLE Flag
Sequence status bits of the Data Link Status Register (DLSR). These two status indicators are valid until the
Data Link Status Register is read. Reading these register clears the associated interrupt if Reset Upon Read is
selected in Interrupt Control Register (ICR). Otherwise, a write-to-clear operation by the microprocessor is
required to reset these status indicators.
The table below shows the Receive ABORT Sequence and Receive IDLE Flag Sequence status bits of the
Data Link Status Register.
DATA LINK STATUS REGISTER (DLSR) (INDIRECT ADDRESS = 0XNAH, 0X06H)
13.2.3.1.2
Step 2: Find out the next available receive data link buffer
To transmit a bit-oriented signal, a repeating message is sent of the form (0d5d4d3d2d1d0011111111), where
the "d5d4d3d2d1d0" represents a six-bit message. When receiving a BOS message, the received message
octet is written to the next available receive data link buffer in the form of (0d5d4d3d2d1d00). The user is
recommended to read Receive Data Link Byte Count Register for next available receive data link buffer
number.
The table below shows how contents of the Receive Buffer Pointer bit of the Receive Data Link Byte Count
Register (RDLBCR) determines what the next available receive data link buffer number is.
RECEIVE DATA LINK BYTE COUNT REGISTER (RDLBCR) (INDIRECT ADDRESS = 0XN0H, 0X15H)
13.2.3.1.3
Step 3: Program BOS Message receiving repetitions
The user should program the value of message receiving repetitions into the Receive Data Link Byte Count
Register. The framer will receive the BOS message the same number of times as was stored in the Receive
Data Link Byte Count Register (RDLBCR) before generating the Receive End of Transfer (RxEOT) interrupts.
If the value stored inside the Receive Data Link Byte Count Register (RDLBCR) is set to 0, the message will be
received indefinitely and no Receive End of Transfer interrupt will be generated.
The table below shows configurations of the Receive Data Link Byte Count [6:0] bits the Receive Data Link
Byte Count Register (RDLBCR).
0
Receive IDLE Flag
Sequence Enable
R/W
0 - The Receive IDLE Flag Sequence interrupt is disabled.
1 - The Receive IDLE Flag Sequence interrupt is enabled.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
1
Receive ABORT
Sequence
RUR /
WC
0 - There is no BOS ABORT sequence received in the data link channel.
1 - The HDLC Controller receives BOS ABORT sequence in the data link
channel.
0
Receive IDLE Flag
Sequence
RUR /
WC
0 - The message received in the data link channel is BOS message.
1 - The message received in the data link channel is MOS message.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
7
Receive Buffer
Pointer
R
0 - The next available receive data link buffer for reading out BOS or MOS
message is Buffer 0.
1 - The next available receive data link buffer for reading out BOS or MOS
message is Buffer 1.
DATA LINK INTERRUPT ENABLE REGISTER (DLIER) (INDIRECT ADDRESS = 0XNAH, 0X07H)
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
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PDF描述
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參數(shù)描述
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XRT85L61 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (BUILDING INTEGRATED TIMING SUPPLY) CLOCK EXTRACTOR
XRT85L61_10 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (Building Integrated Timing Supply) Clock Extractor
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