參數(shù)資料
型號： XRT84L38_06
廠商： Exar Corporation
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 441/453頁
文件大?。?/td> 2982K
代理商： XRT84L38_06
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XRT84L38
421
REV. 1.0.1
OCTAL T1/E1/J1 FRAMER
The table below shows configurations of the Receive ABORT Sequence Enable bit and the Receive IDLE Flag
Sequence Enable bit of the Data Link Interrupt Enable Register.
DATA LINK INTERRUPT ENABLE REGISTER (DLIER) (INDIRECT ADDRESS = 0XNAH, 0X07H)
When these interrupt enable bits are set and the SLC96 ABORT sequence is received in the data link
channel, the SLC96 Data Link Controller changes the Receive ABORT Sequence status bit of the Data Link
Status Register (DLSR). This status indicator is valid until the Data Link Status Register is read. Reading the
register clears the associated interrupt if Reset Upon Read is selected in Interrupt Control Register (ICR).
Otherwise, a write-to-clear operation by the microprocessor is required to reset these status indicators.
The table below shows the Receive ABORT Sequence status bit of the Data Link Status Register.
DATA LINK STATUS REGISTER (DLSR) (INDIRECT ADDRESS = 0XNAH, 0X06H)
13.2.5.1.2
Step 2: Find out the next available receive data link buffer
When the SLC96 Data Link Controller is receiving SLC96 message, the received message octets are
written to the next available receive data link buffer. The user is recommended to read Receive Data Link Byte
Count Register for next available receive data link buffer number.
The table below shows how contents of the Receive Buffer Pointer bit of the Receive Data Link Byte Count
Register (RDLBCR) determines what the next available receive data link buffer number is.
RECEIVE DATA LINK BYTE COUNT REGISTER (RDLBCR) (INDIRECT ADDRESS = 0XN0H, 0X15H)
13.2.5.1.3
Step 3: Read SLC96 Data LInk Message from receive data link buffer
Upon detection of the Receive End of Transfer (RxEOT) interrupt, the use should read the entire SLC96 Data
Link message from the available receive data link buffer. The reading of these buffers is through the LAPD
Buffer 0 indirect data registers and the LAPD Buffer1 indirect data registers. LAPD Buffer 0 and 1 indirect data
registers have addresses 0xn6H and 0xn7H respectively. There is no indirect address register for receive data
link buffer 0 and 1.
A microcontroller WRITE access to the LAPD Buffer indirect data registers will access the receive data link
buffer and a microcontroller READ will access the receive data link buffers. The very first READ access to the
LAPD Buffer indirect data register will always be direct to location 0 within the receive data link buffer.
For example, if the first octet of the SLC96 Message received is (00101011) and the next available receive
data link buffer of Channel n is 1. The user should be able to read pattern (00101011) from receive data link
buffer 1 of Channel n. The following microprocessor access to the framer should be done:
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
1
Receive ABORT
Sequence Enable
R/W
0 - The Receive ABORT Sequence interrupt is disabled.
1 - The Receive ABORT Sequence interrupt is enabled.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
1
Receive ABORT
Sequence
RUR /
WC
0 - There is no BOS ABORT sequence received in the data link channel.
1 - The SLC96 Data Link Controller receives ABORT sequence in the
data link channel.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
7
Receive Buffer
Pointer
R
0 - The next available receive data link buffer for reading out data link mes-
sage is Buffer 0.
1 - The next available receive data link buffer for reading out data link mes-
sage is Buffer 1.
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PDF描述
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XRT85L61_10 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (Building Integrated Timing Supply) Clock Extractor
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