參數(shù)資料
型號： XRT84L38_06
廠商： Exar Corporation
元件分類： 通信及網(wǎng)絡
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 6/453頁
文件大小： 2982K
代理商： XRT84L38_06
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XRT84L38
II
OCTAL T1/E1/J1 FRAMER
REV. 1.0.1
T
ABLE
8: A
DDRESS
M
AP
................................................................................................................................................................ 54
1.6 DESCRIPTION OF THE CONTROL REGISTERS ............................................................................................ 55
T
ABLE
9: PMON T1/E1 R
ECEIVE
L
INE
C
ODE
(
BIPOLAR
) V
IOLATION
C
OUNTER
............................................................................... 159
T
ABLE
10: PMON T1/E1 R
ECEIVE
L
INE
C
ODE
(
BIPOLAR
) V
IOLATION
C
OUNTER
............................................................................. 159
T
ABLE
11: PMON T1/E1 R
ECEIVE
F
RAMING
A
LIGNMENT
B
IT
E
RROR
C
OUNTER
............................................................................ 159
T
ABLE
12: PMON T1/E1 R
ECEIVE
F
RAMING
A
LIGNMENT
B
IT
E
RROR
C
OUNTER
............................................................................ 159
T
ABLE
13: PMON T1/E1 R
ECEIVE
S
EVERELY
E
RRORED
F
RAME
C
OUNTER
................................................................................... 160
T
ABLE
14: PMON T1/E1 R
ECEIVE
CRC-4 B
LOCK
E
RROR
C
OUNTER
- MSB ................................................................................. 160
T
ABLE
15: PMON T1/E1 R
ECEIVE
CRC-4 B
LOCK
E
RROR
C
OUNTER
- LSB .................................................................................. 160
T
ABLE
16: PMON T1/E1 R
ECEIVE
F
AR
-E
ND
BL
OCK
E
RROR
C
OUNTER
- MSB .............................................................................. 160
T
ABLE
17: PMON T1/E1 R
ECEIVE
F
AR
E
ND
B
LOCK
E
RROR
C
OUNTER
......................................................................................... 161
T
ABLE
18: PMON T1/E1 R
ECEIVE
S
LIP
C
OUNTER
....................................................................................................................... 161
T
ABLE
19: PMON T1/E1 R
ECEIVE
L
OSS
OF
F
RAME
C
OUNTER
..................................................................................................... 161
T
ABLE
20: PMON T1/E1 R
ECEIVE
C
HANGE
OF
F
RAME
A
LIGNMENT
C
OUNTER
.............................................................................. 162
T
ABLE
21: PMON LAPD T1/E1 F
RAME
C
HECK
S
EQUENCE
E
RROR
C
OUNTER
.............................................................................. 162
T
ABLE
22: T1/E1 PRBS B
IT
E
RROR
C
OUNTER
MSB .................................................................................................................... 162
T
ABLE
23: T1/E1 PRBS B
IT
E
RROR
C
OUNTER
LSB ..................................................................................................................... 163
T
ABLE
24: T1/E1 T
RANSMIT
S
LIP
C
OUNTER
................................................................................................................................. 163
1.7 THE INTERRUPT STRUCTURE WITHIN THE FRAMER ............................................................................... 164
T
ABLE
25: L
IST
OF
THE
P
OSSIBLE
C
ONDITIONS
THAT
CAN
G
ENERATE
I
NTERRUPTS
,
IN
EACH
F
RAMER
............................................. 164
T
ABLE
26: A
DDRESS
OF
THE
B
LOCK
I
NTERRUPT
S
TATUS
R
EGISTERS
............................................................................................ 165
T
ABLE
27: B
LOCK
I
NTERRUPT
S
TATUS
R
EGISTER
......................................................................................................................... 166
T
ABLE
28: B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
......................................................................................................................... 167
1.7.1 CONFIGURING THE INTERRUPT SYSTEM, AT THE FRAMER LEVEL.................................................................. 167
1.7.1.1 E
NABLING
/D
ISABLING
THE
F
RAMER
FOR
I
NTERRUPT
G
ENERATION
....................................................................... 167
T
ABLE
29: I
NTERRUPT
C
ONTROL
R
EGISTER
.................................................................................................................................. 168
1.7.1.2 C
ONFIGURING
THE
I
NTERRUPT
S
TATUS
B
ITS
WITHIN
A
GIVEN
F
RAMER
TO
BE
R
ESET
-
UPON
-R
EAD
OR
W
RITE
-
TO
-C
LEAR
.
168
1.7.1.3 A
UTOMATIC
R
ESET
OF
I
NTERRUPT
E
NABLE
B
ITS
................................................................................................. 168
2.0 THE E1 FRAMING STRUCTURE......................................................................................................... 170
2.1 THE SINGLE E1 FRAME................................................................................................................................. 170
F
IGURE
17. S
INGLE
E1 F
RAME
D
IAGRAM
...................................................................................................................................... 170
Timeslot 0............................................................................................................................................................... 170
Timeslot 0 octets within FAS frames ...................................................................................................................... 170
T
ABLE
30: B
IT
F
ORMAT
OF
T
IMESLOT
0
OCTET
WITHIN
A
FAS E1 F
RAME
...................................................................................... 170
Bit 0—Si (International Bit) ..................................................................................................................................... 171
T
ABLE
31: B
IT
F
ORMAT
OF
T
IMESLOT
0
OCTET
WITHIN
A
N
ON
-FAS E1 F
RAME
.............................................................................. 171
Bit 0—Si (International Bit) ..................................................................................................................................... 171
Bit 1—Fixed at “1”................................................................................................................................................... 171
Bit 2—A (FAS Frame Yellow Alarm Bit).................................................................................................................. 171
Bit 3 through 7—Sa4–Sa8 (National Bits) .............................................................................................................. 171
2.2 THE E1 MULTI-FRAME STRUCTURES.......................................................................................................... 171
2.2.1 THE CRC MULTI-FRAME STRUCTURE.................................................................................................................... 172
T
ABLE
32: B
IT
F
ORMAT
OF
ALL
T
IMESLOT
0
OCTETS
WITHIN
A
CRC M
ULTI
-
FRAME
......................................................................... 172
2.2.2 CAS MULTI-FRAMES AND CHANNEL ASSOCIATED SIGNALING........................................................................ 172
2.2.2.1 C
HANNEL
A
SSOCIATED
S
IGNALING
..................................................................................................................... 173
F
IGURE
18. F
RAME
/B
YTE
F
ORMAT
OF
THE
CAS M
ULTI
-F
RAME
S
TRUCTURE
.................................................................................. 173
2.2.2.2 C
OMMON
C
HANNEL
S
IGNALING
(CCS)................................................................................................................ 174
F
IGURE
19. E1 F
RAME
F
ORMAT
................................................................................................................................................... 174
3.0 THE DS1 FRAMING STRUCTURE...................................................................................................... 175
F
IGURE
20. T1 F
RAME
F
ORMAT
................................................................................................................................................... 175
3.1 T1 SUPER FRAME FORMAT (SF).................................................................................................................. 175
F
IGURE
21. T1 S
UPERFRAME
PCM F
ORMAT
................................................................................................................................ 176
T
ABLE
33: S
UPERFRAME
F
ORMAT
................................................................................................................................................ 176
3.2 T1 EXTENDED SUPERFRAME FORMAT ...................................................................................................... 177
F
IGURE
22. T1 E
XTENDED
S
UPERFRAME
F
ORMAT
........................................................................................................................ 177
T
ABLE
34: E
XTENDED
S
UPERFRAME
F
ORMAT
............................................................................................................................... 177
3.3 SLC 96 FORMAT (SLC)................................................................................................................................... 179
T
ABLE
35: SLC96 F
S
B
IT
C
ONTENTS
........................................................................................................................................ 179
4.0 THE DS1 TRANSMIT SECTION .......................................................................................................... 180
4.1 THE DS1 TRANSMIT PAYLOAD DATA INPUT INTERFACE BLOCK.......................................................... 180
4.1.1 DESCRIPTION OF THE TRANSMIT PAYLOAD DATA INPUT INTERFACE BLOCK.............................................. 180
T
RANSMIT
I
NTERFACE
C
ONTROL
R
EGISTER
(TICR) (I
NDIRECT
A
DDRESS
= 0
XN
0H, 0
X
20H)........................ 180
4.1.2 BRIEF DISCUSSION OF THE TRANSMIT PAYLOAD DATA INPUT INTERFACE BLOCK OPERATING AT 1.544MBIT/
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