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參數(shù)資料
| 型號： | XC3S1400AN-5FGG484C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 86/123頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3AN 484FPGA |
| 標準包裝： | 60 |
| 系列： | Spartan®-3AN |
| LAB/CLB數(shù)： | 2816 |
| 邏輯元件/單元數(shù)： | 25344 |
| RAM 位總計： | 589824 |
| 輸入/輸出數(shù)： | 372 |
| 門數(shù)： | 1400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA |
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Spartan-3AN FPGA Family: DC and Switching Characteristics
DS557 (v4.1) April 1, 2011
Product Specification
65
External Serial Peripheral Interface (SPI) Configuration Timing
X-Ref Target - Figure 16
Figure 16: Waveforms for External Serial Peripheral Interface (SPI) Configuration
Table 57: Timing for External Serial Peripheral Interface (SPI) Configuration Mode
Symbol
Description
Minimum
Maximum
Units
TCCLK1
Initial CCLK clock period
See Table 51
TCCLKn
CCLK clock period after FPGA loads ConfigRate bitstream option setting
See Table 51
TMINIT
Setup time on VS[2:0] variant-select pins and M[2:0] mode pins before the
rising edge of INIT_B
50
–ns
TINITM
Hold time on VS[2:0] variant-select pins and M[2:0] mode pins after the
rising edge of INIT_B
0
–ns
TCCO
MOSI output valid delay after CCLK falling clock edge
See Table 55
TDCC
Setup time on the DIN data input before CCLK rising clock edge
See Table 55
TCCD
Hold time on the DIN data input after CCLK rising clock edge
See Table 55
T
DH
T
DSU
Command
(msb)
T
V
T
CSS
<1:1:1>
INIT_B
M[2:0]
T
MINIT
T
INITM
DIN
CCLK
(Input)
T
CCLK
n
T
CCLK1
VS[2:0]
(Input)
New ConfigRate active
Mode input pins M[2:0] and variant select input pins VS[2:0] are sampled when INIT_B
goes High. After this point, input values do not matter until DONE goes High, at which
point these pins become user-I/O pins.
<0:0:1>
Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low.
Pin initially high-impedance (Hi-Z) if PUDC_B input is High. External pull-up resistor required on CSO_B.
T
CCLK1
T
MCCL
n
T
MCCH
n
(Input)
Data
CSO_B
MOSI
T
CCO
T
MCCL1
T
MCCH1
T
DCC
T
CCD
(Input)
PROG_B
PUDC_B
(Input)
PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process.
DS529-3_06_102506
(Open-Drain)
Shaded values indicate specifications on attached SPI Flash PROM.
Command
(msb-1)
相關PDF資料 |
PDF描述 |
|---|---|
| 25AA080DT-I/MNY | IC SRL EEPROM 1KX8 1.8V 8-TDFN |
| 3344-38 | SCREW BRDLOCK M2.5 0.31" 1=1PC |
| XCV50E-7PQ240C | IC FPGA 1.8V 71K GATES 240-PQFP |
| 25AA080CT-I/MNY | IC SRL EEPROM 1KX8 1.8V 8-TDFN |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S1400AN-5FGG676C | 功能描述:IC FPGA SPARTAN -3N1400K 676FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3AN 標準包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計:221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應商設備封裝:388-FPBGA（23x23） 其它名稱:220-1241 |
| XC3S1500 | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S1500-4CP132C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S1500-4CP132I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA |
| XC3S1500-4CPG132C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA Family: Complete Data Sheet |
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