Publication Release Date: August 2006 - 49 - Revision 1.0 6.4.1 Register Description 6.4.1.1 System Control R" />
參數(shù)資料
型號(hào)： W83L951DG
廠商： Nuvoton Technology Corporation of America
文件頁(yè)數(shù)： 62/112頁(yè)
文件大?。?/td> 0K
描述： IC EMBEDDED CNTRLR 128-LQFP
標(biāo)準(zhǔn)包裝： 90
系列： W83
核心處理器： 8051
芯體尺寸： 8-位
速度： 24MHz
連通性： 主機(jī)接口，PS/2，SMBus，UART/USART
外圍設(shè)備： PWM，WDT
輸入/輸出數(shù)： 104
程序存儲(chǔ)器容量： 64KB（64K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b; D/A 2x8b
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 128-LQFP
包裝： 托盤
W83L951DG/W83L951FG
Publication Release Date: August 2006
- 49 -
Revision 1.0
6.4.1
Register Description
6.4.1.1
System Control Register (SM1/2SCR) (Default Value: 0001_10?0)
Bit 7~6: Reserved (Must Assign Low)
Bit 5~3: Baud Rate Select
Select SMBus baud rate.
Input Clock is 24MHz :
When System Clock is 24MHz:
000: 12.5 KHz, 001: 25 KHz, 010: 50 KHz, 011: 100 KHz
100: 400 KHz, 101: 800 KHz, 110: 1.2 MHz, 111: 2.4 MHz
When System Clock is 12MHz:
000: 12.5 KHz, 001: 25 KHz, 010: 50 KHz, 011: 100 KHz
100: 400 KHz, 101: 800 KHz, 110: 1.2 MHz, 111: N/A
When System Clock is 6MHz:
000: 12.5 KHz, 001: 25 KHz, 010: 50 KHz, 011: 100 KHz
100: 400 KHz, 101: 800 KHz, 110: N/A, 111: N/A
Input Clock is 12MHz
When System Clock is 12MHz:
000: 6.25 KHz, 001: 12.5 KHz, 010: 25 KHz, 011: 50 KHz
100: 200 KHz, 101: 400 KHz, 110: 600 KHz, 111: 1.2 MHz
When System Clock is 6MHz:
000: 6.25 KHz, 001: 12.5 KHz, 010: 25 KHz, 011: 50 KHz
100: 200 KHz, 101: 400 KHz, 110: 600 KHz, 111: N/A
When System Clock is 3MHz:
000: 6.25 KHz, 001: 12.5 KHz, 010: 25 KHz, 011: 50 KHz
100: 200 KHz, 101: 400 KHz, 110: N/A, 111: N/A
Bit 2: Rx Byte Interrupt Mode
Select the mode that SMBus receive data bytes to generate Master/Slave Data Ready interrupt.
0: Only First Byte and FIFO Full Byte:
Master/Slave Data Ready Interrupt only occurs in receiving first byte after Start phase or
Repeat_Start phase and any byte that make FIFO enter Full state.
1: Every Byte:
Master/Slave Data Ready Interrupt occurs in every time to finish receiving one byte.
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