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參數(shù)資料
| 型號： | W83L951DG |
| 廠商： | Nuvoton Technology Corporation of America |
| 文件頁數(shù)： | 51/112頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC EMBEDDED CNTRLR 128-LQFP |
| 標準包裝： | 90 |
| 系列： | W83 |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 24MHz |
| 連通性： | 主機接口，PS/2，SMBus，UART/USART |
| 外圍設(shè)備： | PWM，WDT |
| 輸入/輸出數(shù)： | 104 |
| 程序存儲器容量： | 64KB（64K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b; D/A 2x8b |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 128-LQFP |
| 包裝： | 托盤 |
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W83L951DG/W83L951FG
Publication Release Date: August 2006
- 39 -
Revision 1.0
6.2.1.3
Data Bus Buffer 0 Address High Byte Register (DBB0ADDH) (Default Value:
0000_0000)
DBB0 address is according to {DBB0ADDH, DBB0ADDL}. Default I/O address is 0x00h.
If transmission is proceeding, address is encoded and decoded in next package.
6.2.1.4
Data Bus Buffer 0 Address Low Byte Register (DBB0ADDL) (Default Value:
0000_0000)
DBB0 address is according to {DBB0ADDH, DBB0ADDL}. Default I/O address is 0x00h.
If transmission is proceeding, address is encoded and decoded in next package.
6.2.1.5
Low Pin Count Control Register (LPCCON) (Default Value: 0000_0000)
Bit7: Data Bus Buffer 1 Enable
1: Enable (If transmission is proceeding, address is encoded and decoded in next package.)
0: Disable
Bit6: Data Bus Buffer 0 Enable
1: Enable (If transmission is proceeding, address is encoded and decoded in next package.)
0: Disable
Bit5: Serial IRQ 11 Enable
1: Enable (Start generating Serial IRQ for OBF1)
0: Disable (Stop generating Serial IRQ for OBF1)
Bit4: Serial IRQ 10 Enable
1: Enable (Start generating Serial IRQ for OBF1)
0: Disable (Stop generating Serial IRQ for OBF1)
Bit3: Serial IRQ 01 Enable
1: Enable (Start generating Serial IRQ for OBF0)
0: Disable (Stop generating Serial IRQ for OBF0)
Bit2: Serial IRQ 00 Enable
1: Enable (Start generating Serial IRQ for OBF0)
0: Disable (Stop generating Serial IRQ for OBF0)
Bit1: Serial IRQ 1 Generate Start Bit
W83L951DG/FG hardware checks this bit in every starting of Serial IRQ procedure. If this bit is high,
W83L951DG/FG will generate Serial IRQ corresponding to OBF1 SIRQ Number @SIRQ. This bit
clears as low automatically after W83L951DG/FG receives request and enters Serial IRQ procedure.
This bit is set as high in writing this bit and data is written to Data Bus Buffer 1 Register.
This bit is to provide the method to generate Serial IRQ that is needless through writing to Data Bus
Buffer 1 Register.
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