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參數(shù)資料
| 型號： | UPD70F3015BGC-8EU-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, LEAD FREE, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 387/492頁 |
| 文件大小： | 3420K |
| 代理商： | UPD70F3015BGC-8EU-A |
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CHAPTER 17 ELECTRICAL SPECIFICATIONS
User’s Manual U12768EJ4V1UD
447
Bus Timing (CLKOUT Asynchronous)
(TA = –40 to +85°C, VDD = AVDD = BVDD = 2.7 to 3.6 V, VSS = AVSS = BVSS = 0 V, CL = 50 pF)
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
Address setup time (to ASTB
↓)
tSAST
<13>
0.5T – 15
ns
Address hold time (from ASTB
↓)
tHSTA
<14>
0.5T – 15
ns
Address float delay time from DSTB
↓
tFDA
<15>
2
ns
Data input setup time from address
tSAID
<16>
(2 + n)T – 25
ns
Data input setup time from DSTB
↓
tSDID
<17>
(1 + n)T – 25
ns
Delay time from ASTB
↓ to DSTB↓
tDSTD
<18>
0.5T – 15
ns
Data input hold time (from DSTB
↑)
tHDID
<19>
0
ns
Address output time from DSTB
↑
tDDA
<20>
(1 + i)T – 15
ns
Delay time from DSTB
↑ to ASTB↑
tDDST1
<21>
0.5T – 15
ns
Delay time from DSTB
↑ to ASTB↓
tDDST2
<22>
(1.5 + i)T – 15
ns
DSTB low-level width
tWDL
<23>
(1 + n)T – 15
ns
ASTB high-level width
tWSTH
<24>
T – 15
ns
Data output time from DSTB
↓
tDDOD
<25>
15
ns
Data output setup time (to DSTB
↑)
tSODD
<26>
(1 + n)T – 20
ns
Data output hold time (from DSTB
↑)
tHDOD
<27>
T – 15
ns
tSAWT1
<28>
n
≥ 1
1.5T – 25
ns
WAIT setup time (to address)
tSAWT2
<29>
n
≥ 1
(1.5 + n)T – 25
ns
tHAWT1
<30>
n
≥ 1
(0.5 + n)T
ns
WAIT hold time (from address)
tHAWT2
<31>
n
≥ 1
(1.5 + n)T
ns
tSSTWT1
<32>
n
≥ 1
T – 25
ns
WAIT setup time (to ASTB
↓)
tSSTWT2
<33>
n
≥ 1
(1 + n)T – 25
ns
tHSTWT1
<34>
n
≥ 1
nT
ns
WAIT hold time (from ASTB
↓)
tHSTWT2
<35>
n
≥ 1
(1 + n)T
ns
HLDRQ high-level width
tWHQH
<36>
T + 10
ns
HLDAK low-level width
tWHAL
<37>
T – 15
ns
Bus output delay time from HLDAK
↑
tDHAC
<38>
0
ns
Delay time from HLDRQ
↓ to HLDAK↓
tDHQHA1
<39>
(2n + 7.5)T + 25
ns
Delay time from HLDRQ
↑ to HLDAK↑
tDHQHA2
<40>
0.5T
1.5T + 25
ns
Remarks 1.
T = 1/fCPU (fCPU: CPU operation clock frequency)
2.
n: Number of wait clocks inserted in the bus cycle.
The sampling timing changes when a programmable wait is inserted.
3.
i: Number of idle states inserted after the read cycle (0 or 1).
4.
The values in the above specifications are values for when clocks with a 1:1 duty ratio are input from
X1.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD70F3038F1-EN2 | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA180 |
| UPD70F3040F1-EN2 | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA180 |
| UPD70F3040YGU-UEU-A | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP176 |
| UPD70F3040YGU-UEU-A | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP176 |
| UPD70F3040GU-UEU-A | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP176 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD70F3015BY | 制造商:NEC 制造商全稱:NEC 功能描述:32-BIT SINGLE-CHIP MICROCONTROLLER |
| UPD70F3015BYGC-8EU | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD70F3015BYGC-8EU-A | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD70F3017A | 制造商:NEC 制造商全稱:NEC 功能描述:32-BIT SINGLE-CHIP MICROCONTROLLER |
| UPD70F3017AF1-EA6 | 制造商:NEC 制造商全稱:NEC 功能描述:32-BIT SINGLE-CHIP MICROCONTROLLER |
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