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參數(shù)資料
| 型號： | UPD70F3015BGC-8EU-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, LEAD FREE, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 152/492頁 |
| 文件大?。?/td> | 3420K |
| 代理商： | UPD70F3015BGC-8EU-A |
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CHAPTER 10
SERIAL INTERFACE FUNCTION
User’s Manual U12768EJ4V1UD
235
(2/4)
WREL
Wait Cancellation Control
0
Wait not canceled
1
Wait canceled. This setting is automatically cleared after wait is canceled.
Condition for clearing (WREL = 0)
Note
Condition for setting (WREL = 1)
Automatically cleared after execution
When RESET is input
Set by instruction
SPIE
Enable/Disable Generation of Interrupt Request when Stop Condition is Detected
0
Disabled
1
Enabled
Condition for clearing (SPIE = 0)
Note
Condition for setting (SPIE = 1)
Cleared by instruction
When RESET is input
Set by instruction
WTIM
Control of Wait and Interrupt Request Generation
0
Interrupt request is generated at the eighth clock’s falling edge.
Master mode: After output of eight clocks, clock output is set to low level and wait is set.
Slave mode:
After input of eight clocks, the clock is set to low level and wait is set for the master device.
1
Interrupt request is generated at the ninth clock’s falling edge.
Master mode: After output of nine clocks, clock output is set to low level and wait is set.
Slave mode:
After input of nine clocks, the clock is set to low level and wait is set for the master device.
This bit’s setting is invalid during an address transfer and is valid as the transfer is completed. When in master mode,
a wait is inserted at the falling edge of the ninth clock during address transfers. For a slave device that has received a
local address, a wait is inserted at the falling edge of the ninth clock after an ACK signal is issued. When the slave
device has received an extension code, a wait is inserted at the falling edge of the eighth clock.
Condition for clearing (WTIM = 0)
Note
Condition for setting (WTIM = 1)
Cleared by instruction
When RESET is input
Set by instruction
ACKE
Acknowledge Control
0
Acknowledgement disabled.
1
Acknowledge enabled. During the ninth clock period, the SDA line is set to low level. However, the ACK
is invalid during address transfers and is valid when EXC = 1.
Condition for clearing (ACKE = 0)
Note
Condition for setting (ACKE = 1)
Cleared by instruction
When RESET is input
Set by instruction
Note
This flag’s signal is invalid when IICE = 0.
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