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參數(shù)資料
| 型號： | UPD70F3015BGC-8EU-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, LEAD FREE, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 191/492頁 |
| 文件大?。?/td> | 3420K |
| 代理商： | UPD70F3015BGC-8EU-A |
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CHAPTER 10
SERIAL INTERFACE FUNCTION
User’s Manual U12768EJ4V1UD
270
10.3.7 Address match detection method
In I
2C bus mode, the master device can select a particular slave device by transmitting the corresponding slave
address.
Address match detection is performed automatically by hardware. An interrupt request (INTIIC0) occurs when a
local address has been set to slave address register 0 (SVA0) and when the address set to SVA0 matches the slave
address sent by the master device, or when an extension code has been received.
10.3.8 Error detection
In I
2C bus mode, the status of the serial data bus (SDA) during data transmission is captured by IIC shift register 0
(IIC0) of the transmitting device, so the IIC0 data prior to transmission can be compared with the transmitted IIC0 data
to enable detection of transmission errors. A transmission error is judged as having occurred when the compared
data values do not match.
10.3.9 Extension code
(1) When the higher 4 bits of the receive address are either 0000 or 1111, the extension code reception flag (EXC)
is set for extension code reception and an interrupt request (INTIIC0) is issued at the falling edge of the eighth
clock.
The local address stored in slave address register 0 (SVA0) is not affected.
(2) If 11110xx0 is set to SVA0 by a 10-bit address transfer and 11110xx0 is transferred from the master device, the
results are as follows. Note that INTIIC0 occurs at the falling edge of the eighth clock.
Higher four bits of data match: EXC = 1
Note
Seven bits of data match: COI = 1
Note
EXC:
Bit 5 of IIC status register 0 (IICS0)
COI:
Bit 4 of IIC status register 0 (IICS0)
(3) Since the processing after the interrupt request occurs differs according to the data that follows the extension
code, such processing is performed by software.
For example, when operation as a slave is not desired after the extension code is received, set bit 6 of IIC control
register 0 (IICC0) to LREL = 1 and the CPU will enter the next communication wait state.
Table 10-4. Extension Code Bit Definitions
Slave Address
R/W Bit
Description
0000
000
0
General call address
0000
000
1
Start byte
0000
001
X
CBUS address
0000
010
X
Address that is reserved for a different bus format
1111
0xx
X
10-bit slave address specification
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