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參數(shù)資料
| 型號(hào)： | UPD70F3015BGC-8EU-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, LEAD FREE, PLASTIC, LQFP-100 |
| 文件頁(yè)數(shù)： | 154/492頁(yè) |
| 文件大?。?/td> | 3420K |
| 代理商： | UPD70F3015BGC-8EU-A |
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CHAPTER 10
SERIAL INTERFACE FUNCTION
User’s Manual U12768EJ4V1UD
237
(4/4)
SPT
Stop Condition Trigger
0
Stop condition is not generated.
1
Stop condition is generated (termination of master device’s transfer).
After the SDA line goes to low level, either set the SCL line to high level or wait until it goes to
high level. Next, after the rated amount of time has elapsed, the SDA line is changed from low
level to high level and a stop condition is generated.
Cautions concerning set timing
For master reception:
Cannot be set during transfer.
Can be set only during the wait period when ACKE has been set to 0 and slave
has been notified of final reception.
For master transmission: Note that a stop condition cannot be generated normally during the ACK period.
Set a stop condition during the wait period.
Cannot be set at the same time as STT.
SPT can be set only when in master mode.
Note
When WTIM has been set to 0, if SPT is set during the wait period that follows output of eight clocks, note
that a stop condition will be generated during the high-level period of the ninth clock.
When a ninth clock must be output, WTIM should be changed from 0 to 1 during the wait period following
output of eight clocks, and SPT should be set during the wait period that follows output of the ninth clock.
Condition for clearing (SPT = 0)
Condition for setting (SPT = 1)
Cleared by instruction
Cleared by loss in arbitration
Automatically cleared after stop condition is detected
Cleared by LREL = 1
When IICE = 0
Cleared when RESET is input
Set by instruction
Note Set SPT only in master mode. However, SPT must be set and a stop condition generated before the
first stop condition is detected following the switch to operation enable status.
For details, see
10.3.13 Cautions.
Caution
When bit 3 (TRC) of IIC status register 0 (IICS0) is set to 1, WREL is set during the ninth
clock and wait is canceled, after which TRC is cleared and the SDA line is set to high
impedance.
Remark
Bit 0 (SPT) is 0 if it is read immediately after data setting.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD70F3038F1-EN2 | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA180 |
| UPD70F3040F1-EN2 | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA180 |
| UPD70F3040YGU-UEU-A | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP176 |
| UPD70F3040YGU-UEU-A | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP176 |
| UPD70F3040GU-UEU-A | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP176 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD70F3015BY | 制造商:NEC 制造商全稱:NEC 功能描述:32-BIT SINGLE-CHIP MICROCONTROLLER |
| UPD70F3015BYGC-8EU | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD70F3015BYGC-8EU-A | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD70F3017A | 制造商:NEC 制造商全稱:NEC 功能描述:32-BIT SINGLE-CHIP MICROCONTROLLER |
| UPD70F3017AF1-EA6 | 制造商:NEC 制造商全稱:NEC 功能描述:32-BIT SINGLE-CHIP MICROCONTROLLER |
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