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參數(shù)資料
| 型號： | STDM110 |
| 英文描述： | STDM110|Data Sheet |
| 中文描述： | STDM110 |數(shù)據(jù)資料 |
| 文件頁數(shù)： | 36/763頁 |
| 文件大?。?/td> | 2386K |
| 代理商： | STDM110 |
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Introduction
1.6 Delay Model
Samsung ASIC
1-23
STDM110
The Table 1-5. shows an example of this model for 2-input NAND cell. The data
in this table are high-to-low transition delay times from one of the two input pins
to output pin. The number of points and values of the index variables can differ
for each cell.
Table 1-5.
Table Delay Model Example
Notice that 5-by-6 table is used. Delay values between grid points and beyond
this table are determined by linear interpolation and extrapolation methods. This
general table delay model provides great flexibility as well as high accuracy since
extensive software revisions are not required when a cell library is updated. The
other timing components such as interconnection wire delay, timing requirement
parameters and derating factors are characterized in a commonly-accepted way
in industry.
The figure below summarizes the features of Samsung ASIC’s delay model.
2-dimensional table delay model for output loading and input waveform
slope effects is used.The slopes (t
R
, t
F
) and delay times (t
PLH
, t
PHL
) of
all cell instances are calculated recursively.
The input waveform slope of each primary input pad and the loading
capacitance of each primary output pad can be assigned individually or by
default.
Pin to pin delays of cells and interconnection wires are supported.
The effect of distributed interconnection wire resistance and capacitance on
cell delay is analysed using the effective capacitance concept.
Figure 1-17.
Features of Delay Model
SLOP
\
CAP
0.0260
0.2730
0.4780
0.8870
1.5000
0.0060
0.0260
0.0480
0.0920
0.1590
0.2480
0.05808
0.09949
0.11632
0.13823
0.15769
0.12103
0.17367
0.20817
0.25166
0.29517
0.18966
0.24202
0.28627
1.35082
1.41346
0.32676
0.37902
0.42265
0.51127
0.60959
0.53545
0.58771
0.63065
0.71886
0.85193
0.81256
0.86485
0.90741
0.99418
1.12790
S1
S3
S2
CO1
CO2
CO3
CK
Q
D
A_Y
B_Y
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PDF描述 |
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