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參數資料
| 型號： | ST7DALI |
| 廠商： | 意法半導體 |
| 元件分類： | ADC |
| 英文描述： | 8-BIT MCU WITH SINGLE VOLTAGE FLASH MEMORY, DATA EEPROM, ADC, TIMERS, SPI, DALI |
| 中文描述： | 8位單電壓閃存存儲器，數據EEPROM，模數轉換器，定時器，SPI和大理微控制器 |
| 文件頁數： | 131/141頁 |
| 文件大小： | 2175K |
| 代理商： | ST7DALI |
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ST7DALI
131/141
OPTION BYTES
(Cont’d)
OPTION BYTE 1
OPT7 =
PLLx4x8
PLL Factor selection.
0: PLLx4
1: PLLx8
OPT6 =
PLLOFF
PLL disable.
0: PLL enabled
1: PLL disabled (by-passed)
OPT5 =
PLL32OFF
32MHz PLL disable.
0: PLL32 enabled
1: PLL32 disabled (by-passed)
OPT4 =
OSC
RC
Oscillator selection
0: RC oscillator on
1: RC oscillator off
OPT3:2 =
LVD[1:0]
Low voltage detection selec-
tion
These option bits enable the LVD block with a se-
lected threshold as shown in
Table 23
.
Table 23. LVD Threshold Configuration
OPT1 =
WDG SW
Hardware or Software
Watchdog
This option bit selects the watchdog type.
0: Hardware (watchdog always enabled)
1: Software (watchdog to be enabled by software)
OPT0 =
WDG HALT
Watchdog Reset on Halt
This option bit determines if a RESET is generated
when entering HALT mode while the Watchdog is
active.
0: No Reset generation when entering Halt mode
1: Reset generation when entering Halt mode
Table 24. List of valid option combinations
Note:
see Clock Management Block diagram in
Figure 12
Configuration
LVD1 LVD0
1
1
0
0
LVD Off
Highest Voltage Threshold (
～
4.1V)
Medium Voltage Threshold (
～
3.5V)
Lowest Voltage Threshold (
～
2.8V)
1
0
1
0
Operating conditions
Clock Source
Option Bits
PLLOFF
1
0
-
1
0
-
1
-
0
1
-
0
V
DD
range
PLL
off
x4
x8
off
x4
x8
off
x4
x8
off
x4
x8
Typ f
CPU
0.7MHz @3V
2.8MHz @3V
-
0-4MHz
4MHz
-
1MHz @5V
-
8MHz @5V
0-8MHz
-
8 MHz
OSC
0
0
-
1
1
-
0
-
0
1
-
1
PLLx4x8
1
0
-
1
0
-
1
-
1
1
-
1
2.4V - 3.3V
Internal RC 1%
External clock or oscillator
(depending on OPT6:4 selec-
tion)
3.3V - 5.5V
Internal RC 1%
External clock or oscillator
(depending on OPT6:4 selec-
tion)
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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