參數(shù)資料
型號： SPAK56F826BU80
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 數(shù)字信號處理
英文描述： 16-BIT, 80 MHz, OTHER DSP, PQFP100
封裝： LQFP-100
文件頁數(shù)： 26/53頁
文件大?。?/td> 829K
代理商： SPAK56F826BU80
32
DSP56F826 Preliminary Technical Data
MOTOROLA
3.9 Serial Peripheral Interface (SPI) Timing
1.Parameters listed are guaranteed by design.
Table 16. SPI Timing1
Operating Conditions: VSSIO=VSS = VSSA = 0V, VDDA =VDDIO=3.0–3.6V, VDD = 2.25–2.75V, TA = –40° to +85°C, CL ≤ 50 pF, fop = 80 MHz
Characteristic
Symbol
Min
Max
Unit
See Figure
Cycle time
Master
Slave
tC
50
25
—
ns
Figures 22,
23, 24, 25
Enable lead time
Master
Slave
tELD
—
25
—
ns
Figure 25
Enable lag time
Master
Slave
tELG
—
100
—
ns
Figure 25
Clock (SCLK) high time
Master
Slave
tCH
24
12
—
ns
Figures 22,
23, 24, 25
Clock (SCLK) low time
Master
Slave
tCL
24.1
12
—
ns
Figures 22,
23, 24, 25
Data setup time required for inputs
Master
Slave
tDS
20
0
—
ns
Figures 22,
23, 24, 25
Data hold time required for inputs
Master
Slave
tDH
0
2
—
ns
Figures 22,
23, 24, 25
Access time (time to data active from high-impedance state)
Slave
tA
4.8
15
ns
Figure 25
Disable time (hold time to high-impedance state)
Slave
tD
3.7
15.2
ns
Figure 25
Data Valid for outputs
Master
Slave (after enable edge)
tDV
—
4.5
20.4
ns
Figures 22,
23, 24, 25
Data invalid
Master
Slave
tDI
0
—
ns
Figures 22,
23, 24, 25
Rise time
Master
Slave
tR
—
11.5
10.0
ns
Figures 22,
23, 24, 25
Fall time
Master
Slave
tF
—
9.7
9.0
ns
Figures 22,
23, 24, 25
相關PDF資料
PDF描述
SPAK56F8346FV60 16-BIT, 240 MHz, OTHER DSP, PQFP144
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