參數(shù)資料
型號： SPAK56F826BU80
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 數(shù)字信號處理
英文描述： 16-BIT, 80 MHz, OTHER DSP, PQFP100
封裝： LQFP-100
文件頁數(shù)： 21/53頁
文件大?。?/td> 829K
代理商： SPAK56F826BU80
28
DSP56F826 Preliminary Technical Data
MOTOROLA
Address Valid to RD Asserted
tARDA
-4.4
—
ns
RD Asserted to Input Data Valid
Wait states = 0
Wait states > 0
tRDD
—
2.4
(T*WS) + 2.4
ns
WR Deasserted to RD Asserted
tWRRD
6.8
—
ns
RD Deasserted to RD Asserted
tRDRD
0
—
ns
WR Deasserted to WR Asserted
tWRWR
14.1
—
ns
RD Deasserted to WR Asserted
tRDWR
12.8
—
ns
1.
Timing is both wait state and frequency dependent. In the formulas listed, WS = the number of wait states and
T = Clock Period. For 80MHz operation, T = 12.5ns.
2.
Parameters listed are guaranteed by design.
To calculate the required access time for an external memory for any frequency < 80Mhz, use this formula:
Top = Clock period @ desired operating frequency
WS = Number of wait states
Memory Access Time = (Top*WS) + (Top- 11.5)
Figure 15. External Bus Asynchronous Timing
Table 14. External Bus Asynchronous Timing1, 2 (Continued)
Operating Conditions: VSSIO=VSS = VSSA = 0V, VDDA =VDDIO=3.0–3.6V, VDD = 2.25–2.75V, TA = –40° to +85°C, CL ≤ 50 pF, fop = 80 MHz
Characteristic
Symbol
Typical Min
Typical Max
Unit
A0–A15,
PS, DS
(See Note)
WR
D0–D15
RD
Note: During read-modify-write instructions and internal instructions, the address lines do not change state.
Data In
Data Out
tAWR
tARDA
tARDD
tRDA
tRD
tRDRD
tRDWR
tWRWR
tWR
tDOS
tWRD
tWRRD
tAD
tDOH
tDRD
tRDD
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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SPAKDSP303VL100 功能描述:IC DSP 24BIT 100MHZ 196-MAPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:DSP563xx 標準包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤
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