參數(shù)資料
型號(hào)： SPAK56F826BU80
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 數(shù)字信號(hào)處理
英文描述： 16-BIT, 80 MHz, OTHER DSP, PQFP100
封裝： LQFP-100
文件頁數(shù)： 20/53頁
文件大?。?/td> 829K
代理商： SPAK56F826BU80
External Bus Asynchronous Timing
MOTOROLA
DSP56F826 Preliminary Technical Data
27
3.7 External Bus Asynchronous Timing
Table 13. PLL Timing
Operating Conditions: VSSIO=VSS = VSSA = 0V, VDDA =VDDIO=3.0–3.6V, VDD = 2.25–2.75V, TA = –40° to +85°C, CL ≤ 50 pF, fop = 80 MHz
Characteristic
Symbol
Min
Typ
Max
Unit
External reference crystal frequency for the PLL1
1.
An externally supplied reference clock should be as free as possible from any phase jitter for the PLL to work
correctly. The PLL is optimized for 4MHz input crystal.
fosc
24
6
MHz
PLL output frequency2 (FOUT/2)
2.
ZCLK may not exceed 80 MHz. For additional information on ZCLK and Fout/2, please refer to the OCCS chapter
in the User Manual.
fop
40
—
110
MHz
PLL stabilization time 3 0o to +85oC
3.
This is the minimum time required after the PLL setup is changed to ensure reliable operation.
tplls
—
110
ms
PLL stabilization time3 -40o to 0oC
tplls
—
10
200
ms
Table 14. External Bus Asynchronous Timing1, 2
Operating Conditions: VSSIO=VSS = VSSA = 0V, VDDA =VDDIO=3.0–3.6V, VDD = 2.25–2.75V, TA = –40° to +85°C, CL ≤ 50 pF, fop = 80 MHz
Characteristic
Symbol
Typical Min
Typical Max
Unit
Address Valid to WR Asserted
tAWR
6.5
—
ns
WR Width Asserted
Wait states = 0
Wait states > 0
tWR
7.5
(T*WS) + 7.5
—
ns
WR Asserted to D0–D15 Out Valid
tWRD
—
T + 4.2
ns
Data Out Hold Time from WR Deasserted
tDOH
4.8
—
ns
Data Out Set Up Time to WR Deasserted
Wait states = 0
Wait states > 0
tDOS
2.2
(T*WS) + 6.4
—
ns
RD Deasserted to Address Not Valid
tRDA
0
—
ns
Address Valid to RD Deasserted
Wait states = 0
Wait states > 0
tARDD
18.7
(T*WS) + 18.7
—
ns
Input Data Hold to RD Deasserted
tDRD
0
—
ns
RD Assertion Width
Wait states = 0
Wait states > 0
tRD
19
(T*WS) + 19
—
ns
Address Valid to Input Data Valid
Wait states = 0
Wait states > 0
tAD
—
1
(T*WS) + 1
ns
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PDF描述
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