參數(shù)資料
型號(hào)： SDED5-008G-NCY
廠商： SANDISK CORP
元件分類： 存儲(chǔ)控制器/管理單元
英文描述： FLASH MEMORY DRIVE CONTROLLER, PBGA115
封裝： 12 X 18 MM, 1.40 MM HEIGHT, FBGA-115
文件頁(yè)數(shù)： 73/87頁(yè)
文件大?。?/td> 1675K
代理商： SDED5-008G-NCY
Rev. 1.2
Product Specifications
mDOC H3 EFD Featuring Embedded TrueFFS Data Sheet
75
92-DS-1205-10
10.3.9 DMA Request Timing Diagram
10.3.9.1
Asynchronous Data Transfer
Table 20 lists DMA request timing parameters and Figure 30 shows the DMA request timing
diagram in Asynchronous data transfer.
Tp(ce/oe)
Tw(dmarq)
CE/OE
DMARQ#
Figure 30: DMA Request Timing Diagram (Asynchronous Data Transfer)
Table 20: DMA Request Timing Parameters (Asynchronous Data Transfer)
1.8V
3.3V
Symbol
Description
Min
Max
Min
Max
Units
Tw(dmarq)
DMARQ# pulse width
1
20
ns
Tp(ce/oe)
CE/OE to DMARQ#
negation
2
19
16
ns
Notes: 1. Applies to EDGE mode only. The DMARQ# pulse width can be configured by SW.
2. Applies to LEVEL mode only. Values refer to rising of CE or OE signal, which ever
negated first.
10.3.9.2
Synchronous Data Transfer
Table 21 lists DMA request timing parameters and Figure 31 shows the DMA request timing
diagram in Synchronous data transfer.
Tp ( b c lk)
Tw ( d m a r q )
BC L K
DMA RQ #
CLK
Figure 31: DMA request Timing Diagram (Synchronous Data Transfer)
Table 21: DMA Request Timing Parameters (Synchronous Data Transfer)
1.8V
3.3V
Symbol
Description
Min
Max
Min
Max
Units
Tw(dmarq)
DMARQ# pulse width
1
20
ns
Tp(bclk)
CLK to DMARQ# negation
2
17
13
ns
Notes: 1. Applies to EDGE mode only. The DMARQ# pulse width can be configured by SW.
Timing is relative to the rising edge of CLK which samples CE# asserted.
2. Applies to LEVEL mode only.
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PDF描述
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MR83C154CXXX-20/883D 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQCC44
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參數(shù)描述
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