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參數(shù)資料
| 型號： | S1C62A33D |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, MROM, 0.6 MHz, MICROCONTROLLER, UUC86 |
| 封裝： | DIE-86 |
| 文件頁數(shù)： | 269/280頁 |
| 文件大?。?/td> | 1603K |
| 代理商： | S1C62A33D |
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S1C62N33 TECHNICAL HARDWARE
EPSON
I-75
CHAPTER 4: PERIPHERAL CIRCUITS AND OPERATION (SVD Circuit and Heavy Load Protection Function)
Control of SVD cir-
cuit
Table 4.12 shows the SVD circuit's control bits and their
addresses.
Table 4.12 Control bits of SVD circuit
When "1" is written:
Heavy load protection mode is set
When "0" is written:
Heavy load protection mode
is released
Read-out:
Valid
When HVLD is set to "1", the IC operating status enters the
heavy load protection mode and at the same time the supply
voltage detection of the SVD circuit is controlled (ON/OFF).
When HVLD is set to "1", sampling control is executed for
the SVD circuit ON time. There are two types of sampling
time, as follows:
(1) The time of one instruction cycle immediately after HVLD
= "1"
(2) Sampling at cycles of 2 Hz output by the clock timer
while HVLD = "1"
The SVD circuit must be made ON with at least 100 s for
the SVD circuit to respond. Hence, when the CPU system
clock is fosc3 in S1C62A33, the detection result at the
timing in (1) above may be invalid or incorrect. (When per-
forming SVD detection using the timing in (1), be sure that
the CPU system clock is fosc1.)
HVLD:
Heavy load protection
mode (76HD3)
Address
Comment
Register
D3
D2
D1
D0
Name
SR *1
10
76H
HVLD
SVDDT
SVDON
R
W
EISWIT1 EISWIT0
R/W
HVLD
EISWIT1
EISWIT0
0
Enable
Mask
SVD evaluation data (at read-out)
SVD ON/OFF (at writing)
Interrupt mask register
(stopwatch 1 Hz)
Interrupt mask register
(stopwatch 10 Hz)
R/W
SVDDT
SVDON
0
Heavy
load
Normal
Low voltage
Normal
OFF
Heavy load protection mode register
*7
ON
*
1 Initial value following initial reset
*
5 Always "0" when being read
*
2 Not set in the circuit
*
6 Refer to main manual
*
3 Undefined
*
7 Page switching in I/O memory is
*
4 Reset (0) immediately after being read
not necessary
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