- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄361294 > QL8325 (Electronic Theatre Controls, Inc.) LOW POWER FPGA COMBINING PERFORMANCE DENSITY AND EMBEDED RAM PDF資料下載
參數(shù)資料
| 型號： | QL8325 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | LOW POWER FPGA COMBINING PERFORMANCE DENSITY AND EMBEDED RAM |
| 中文描述： | 低功耗FPGA配合力性能密度和嵌入式內(nèi)存 |
| 文件頁數(shù)： | 27/49頁 |
| 文件大小： | 739K |
| 代理商： | QL8325 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁當(dāng)前第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁
Preliminary
0=
!"23,1,
,#!3,1,
#5,
A</%,&'&&/&'&<&
+
7
#+""
<"
"
t
SRA
RA setup time to RCLK: time the READ ADDRESS must be stable before the active
edge of the READ CLOCK
0.686 ns
-
t
HRA
RA hold time to RCLK: time the READ ADDRESS must be stable after the active
edge of the READ CLOCK
0 ns
-
t
SRE
RE setup time to WCLK: time the READ ENABLE must be stable before the active
edge of the READ CLOCK
0.243 ns
-
t
HRE
RE hold time to WCLK: time the READ ENABLE must be stable after the active
edge of the READ CLOCK
0 ns
-
t
RCRD
RCLK to RD: time between the active READ CLOCK edge and the time when the
data is available at RD
-
4.38 ns
#+"
"<"
r
PDRD
RA to RD: time between when the READ ADDRESS is input and when the DATA
is output
-
2.06 ns
tSRA
tHRA
RCLK
RA
tSRE
tHRE
tRCRD
old data
new data
RE
RD
rPDRD
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| QL80FC-APB456C | Telecomm/Datacomm |
| QL80FC-APB456I | Telecomm/Datacomm |
| QL80FC-APQ208C | Telecomm/Datacomm |
| QL80FC-APQ208I | Telecomm/Datacomm |
| QL80FC | Programmable Fibre Channel ENDEC(可編程光纖信道編解碼器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| QL8325-8PS484C-5192 | 制造商:QuickLogic Corporation 功能描述: |
| QL8325-8PS484C-5995 | 制造商:QuickLogic Corporation 功能描述: |
| QL85D6SA | 制造商:ROITHNER 制造商全稱:ROITHNER 功能描述:Infrared Laser Diode |
| QL85F6SA | 制造商:ROITHNER 制造商全稱:ROITHNER 功能描述:FEATURES |
| QL85H6S-A | 制造商:ROITHNER 制造商全稱:ROITHNER 功能描述:OVERVIEW |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。