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參數(shù)資料
| 型號： | PSD413A2V-A-20JI |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁數(shù)： | 100/120頁 |
| 文件大小： | 563K |
| 代理商： | PSD413A2V-A-20JI |
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PSD813F1-A
Preliminary
96
-15
-20
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
LVLX
t
AVLX
t
LXAX
ALE or AS Pulse Width
26
30
Address Setup Time
(Note 1)
10
12
ns
Address Hold Time
(Note 1)
12
14
ns
t
AVWL
Address Valid to Leading
Edge of WR
(Notes 1 and 3)
20
25
ns
t
SLWL
t
DVWH
t
WHDX
t
WLWH
t
WHAX1
CS Valid to Leading Edge of WR
(Note 3)
20
25
ns
WR Data Setup Time
(Note 3)
45
50
ns
WR Data Hold Time
(Note 3)
8
10
ns
WR Pulse Width
(Note 3)
48
53
ns
Trailing Edge of WR to Address Invalid
(Note 3)
12
17
ns
t
WHAX2
Trailing Edge of WR to DPLD Address
Input Invalid
(Notes 3 and 6)
0
0
ns
t
WHPV
Trailing Edge of WR to Port Output
Valid Using I/O Port Data Register
(Note 3)
45
50
ns
t
WLMV
WR Valid to Port Output Valid Using
Micro
Cell Register Preset/Clear
Data Valid to Port Output Valid
Using Micro
Cell Register Preset/Clear
Address Input Valid to Address
Output Delay
(Notes 3 and 4)
90
100
ns
t
DVMV
(Notes 3 and 5)
90
100
ns
t
AVPV
(Note 2)
48
55
ns
Write, Erase and Program Timing
(3.0 V to 3.6 V Versions)
NOTES:
1. Any input used to select an internal PSD813F function.
2. In multiplexed mode, latched addresses generated from ADIO delay to address output on any Port.
3. WR timing has the same timing as E, LDS, UDS, WRL, and WRH signals.
4. Assuming data is stable before active write signal.
5. Assuming write is active before data becomes valid.
6. Address Hold Time for DPLD inputs that are used to generate chip selects for internal PSD memory.
Microcontroller Interface – PSD813F1V AC/DC Parameters
(3.0 V to 3.6 V Versions)
相關(guān)PDF資料 |
PDF描述 |
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| PSD4235G2-90UI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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