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參數(shù)資料
| 型號(hào)： | P16F877 |
| 廠商： | Microchip Technology Inc. |
| 英文描述： | DMOS MICROSTEPPING DRVR W/TRANSLATOR |
| 中文描述： | 28/40-Pin 8位CMOS閃存微控制器 |
| 文件頁數(shù)： | 174/218頁 |
| 文件大?。?/td> | 3824K |
| 代理商： | P16F877 |
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PIC16F87X
DS30292C-page 172
2001 Microchip Technology Inc.
TABLE 15-9:
I
2
C BUS DATA REQUIREMENTS
Param
No.
Sym
Characteristic
Min
Max
Units
Conditions
100
Thigh
Clock high time
100 kHz mode
4.0
—
μ
s
Device must operate at a
minimum of 1.5 MHz
Device must operate at a
minimum of 10 MHz
400 kHz mode
0.6
—
μ
s
SSP Module
100 kHz mode
0.5T
CY
4.7
—
—
101
Tlow
Clock low time
μ
s
Device must operate at a
minimum of 1.5 MHz
Device must operate at a
minimum of 10 MHz
400 kHz mode
—
μ
s
SSP Module
100 kHz mode
400 kHz mode
0.5T
CY
—
20 + 0.1Cb
—
102
Tr
SDA and SCL rise
time
1000
300
ns
ns
Cb is specified to be from
10 to 400 pF
103
Tf
SDA and SCL fall time 100 kHz mode
—
300
300
ns
ns
400 kHz mode
20 + 0.1Cb
Cb is specified to be from
10 to 400 pF
Only relevant for Repeated
START condition
90
Tsu:sta
START condition
setup time
100 kHz mode
400 kHz mode
100 kHz mode
400 kHz mode
100 kHz mode
400 kHz mode
100 kHz mode
400 kHz mode
100 kHz mode
400 kHz mode
100 kHz mode
400 kHz mode
100 kHz mode
400 kHz mode
4.7
0.6
4.0
0.6
0
0
250
100
4.7
0.6
—
—
4.7
1.3
—
—
—
—
—
0.9
—
—
—
—
3500
—
—
—
μ
s
μ
s
μ
s
μ
s
ns
μ
s
ns
ns
μ
s
μ
s
ns
ns
μ
s
μ
s
91
Thd:sta
START condition hold
time
After this period, the first clock
pulse is generated
106
Thd:dat
Data input hold time
107
Tsu:dat
Data input setup time
(Note 2)
92
Tsu:sto
STOP condition setup
time
109
Taa
Output valid from
clock
(Note 1)
110
Tbuf
Bus free time
Time the bus must be free
before a new transmission
can start
Cb
Bus capacitive loading
—
400
pF
Note 1:
As a transmitter, the device must provide this internal minimum delay time to bridge the undefined region (min. 300 ns) of
the falling edge of SCL to avoid unintended generation of START or STOP conditions.
2:
A fast mode (400 kHz) I
2
C bus device can be used in a standard mode (100 kHz) I
2
C bus system, but the requirement that
Tsu:dat
≥
250 ns must then be met. This will automatically be the case if the device does not stretch the LOW period of the
SCL signal. If such a device does stretch the LOW period of the SCL signal, it must output the next data bit to the SDA line
T
R
max.+ Tsu:dat = 1000 + 250 = 1250 ns (according to the standard mode I
2
C bus specification) before the SCL line is
released.
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