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參數(shù)資料
| 型號(hào)： | P16F877 |
| 廠商： | Microchip Technology Inc. |
| 英文描述： | DMOS MICROSTEPPING DRVR W/TRANSLATOR |
| 中文描述： | 28/40-Pin 8位CMOS閃存微控制器 |
| 文件頁數(shù)： | 110/218頁 |
| 文件大?。?/td> | 3824K |
| 代理商： | P16F877 |
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PIC16F87X
DS30292C-page 108
2001 Microchip Technology Inc.
FIGURE 10-11:
SYNCHRONOUS RECEPTION (MASTER MODE, SREN)
10.4
USART Synchronous Slave Mode
Synchronous Slave mode differs from the Master mode
in the fact that the shift clock is supplied externally at
the RC6/TX/CK pin (instead of being supplied internally
in Master mode). This allows the device to transfer or
receive data while in SLEEP mode. Slave mode is
entered by clearing bit CSRC (TXSTA<7>).
10.4.1
USART SYNCHRONOUS SLAVE
TRANSMIT
The operation of the Synchronous Master and Slave
modes is identical, except in the case of the SLEEP mode.
If two words are written to the TXREG and then the
SLEEP
instruction is executed, the following will occur:
a)
The first word will immediately transfer to the
TSR register and transmit.
b)
The second word will remain in TXREG register.
c)
Flag bit TXIF will not be set.
d)
When the first word has been shifted out of TSR,
the TXREG register will transfer the second word
to the TSR and flag bit TXIF will now be set.
e)
If enable bit TXIE is set, the interrupt will wake
the chip from SLEEP and if the global interrupt
is enabled, the program will branch to the inter-
rupt vector (0004h).
When setting up a Synchronous Slave Transmission,
follow these steps:
1.
Enable the synchronous slave serial port by set-
ting bits SYNC and SPEN and clearing bit
CSRC.
2.
Clear bits CREN and SREN.
3.
If interrupts are desired, then set enable bit
TXIE.
4.
If 9-bit transmission is desired, then set bit TX9.
5.
Enable the transmission by setting enable bit
TXEN.
6.
If 9-bit transmission is selected, the ninth bit
should be loaded in bit TX9D.
7.
Start transmission by loading data to the TXREG
register.
8.
If using interrupts, ensure that GIE and PEIE
(bits 7 and 6) of the INTCON register are set.
TABLE 10-10: REGISTERS ASSOCIATED WITH SYNCHRONOUS SLAVE TRANSMISSION
CREN bit
RC7/RX/DT pin
RC6/TX/CK pin
Write to
bit SREN
SREN bit
RCIF bit
(Interrupt)
Read
RXREG
Note:
Timing diagram demonstrates SYNC Master mode with bit SREN =
’
1
’
and bit BRG =
’
0
’
.
Q3Q4Q1Q2Q3Q4Q1Q2Q3Q4
Q2
Q1Q2Q3Q4Q1Q2Q3Q4 Q1Q2Q3Q4Q1Q2Q3Q4 Q1Q2Q3Q4Q1Q2Q3Q4 Q1Q2Q3Q4
’
0
’
bit0
bit1
bit2
bit3
bit4
bit5
bit6
bit7
’
0
’
Q1Q2Q3Q4
Address
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Value on:
POR, BOR
Value on all
other
RESETS
0Bh, 8Bh,
10Bh,18Bh
0Ch
18h
19h
8Ch
98h
99h
Legend:
Note
INTCON
GIE
PEIE
T0IE
INTE
RBIE
T0IF
INTF
R0IF
0000 000x
0000 000u
PIR1
RCSTA
TXREG
PIE1
TXSTA
SPBRG
x
= unknown,
-
= unimplemented, read as '0'. Shaded cells are not used for synchronous slave transmission.
Bits PSPIE and PSPIF are reserved on PIC16F873/876 devices; always maintain these bits clear.
PSPIF
(1)
SPEN
USART Transmit Register
PSPIE
(1)
ADIE
CSRC
TX9
Baud Rate Generator Register
ADIF
RX9
RCIF
SREN
TXIF
CREN
SSPIF
ADDEN
CCP1IF
FERR
TMR2IF
OERR
TMR1IF
0000 0000
RX9D
0000 000x
0000 0000
0000 000x
0000 0000
0000 0000
RCIE
TXEN
TXIE
SYNC
SSPIE
—
CCP1IE TMR2IE TMR1IE
0000 0000
BRGH
TRMT
0000 0000
TX9D
0000 -010
0000 -010
0000 0000
0000 0000
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