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參數(shù)資料
| 型號： | OR4E6 |
| 廠商： | Lineage Power |
| 英文描述： | Field-Programmable Gate Arrays(現(xiàn)場可編程門陣列) |
| 中文描述： | 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列） |
| 文件頁數(shù)： | 63/132頁 |
| 文件大小： | 2667K |
| 代理商： | OR4E6 |
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Lucent Technologies Inc.
63
Preliminary Data Sheet
August 2000
ORCA Series 4 FPGAs
FPGA Configuration Modes
(continued)
Table 38. Configuration Modes
Master Parallel Mode
The master parallel configuration mode is generally used to interface to industry-standard, byte-wide memory. Fig-
ure 38 provides the connections for master parallel mode. The FPGA outputs an 18-bit address on A[17:0] to mem-
ory and reads 1 byte of configuration data on the rising edge of RCLK. The parallel bytes are internally serialized
starting with the least significant bit, D0. D[7:0] of the FPGA can be connected to D[7:0] of the microprocessor only
if a standard prom file format is used. If a .bit or .rbt file is used from ORCA Foundry, then the user must mirror the
bytes in the .bit or .rbt file OR leave the .bit or .rbt file unchanged and connect D[7:0] of the FPGA to D[0:7] of the
microprocessor.
5-9738(F)
Figure 38. Master Parallel Configuration Schematic
M3
0
0
0
0
1
1
1
1
1
1
1
1
M2
0
1
1
1
0
0
0
0
1
1
1
1
M1
0
0
0
1
0
0
1
1
0
0
1
1
M0
0
0
1
1
0
1
0
1
0
1
0
1
CCLK
Configuration Mode
Data
Serial
8-bit
8-bit
NA
Serial
8-bit
8-bit
16-bit
8-bit
8-bit
32-bit
Serial
Output. High-frequency. Master Serial
Output. High-frequency. Master Parallel
Output. High-frequency. Asynchronous Peripheral
NA.
Output. Low-frequency.
Input.
Output.
Output.
Output. Low-frequency.
Output. Low-frequency.
Output.
Input.
Reserved
Master Serial
Slave Parallel
MPC860 MPI
MPC860 MPI
Master Parallel
Asynchronous Peripheral
MPC860 MPI
Slave Serial
A[21:0]
D[7:0]
EPROM
OE
CE
PRGM
M2
M1
M0
A[21:0]
D[7:0]
DONE
ORCA
SERIES
FPGA
DOUT
CCLK
HDC
LDC
RCLK
PROGRAM
V
DD
V
DD
OR GND
TO DAISY-
CHAINED
DEVICES
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PDF描述 |
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參數(shù)描述 |
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