參數(shù)資料
型號(hào)： MT9076
廠商： Mitel Networks Corporation
英文描述： T1/E1/J1 3.3V Single Chip Transceiver
中文描述： T1/E1/J1收發(fā)3.3V的單芯片收發(fā)器
文件頁(yè)數(shù)： 12/160頁(yè)
文件大小： 416K
代理商： MT9076
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MT9076
Preliminary Information
12
Slip Buffers
Jitter Attenuator FIFO
A jitter attenuator FIFO is available on the transmit side in E1 mode and in IMA mode. The depth of the
JA FIFO can be configured to be from16 bits deep to 128 bits deep in 16 bit increments
Inverse Mux for ATM (IMA) Mode
T1/J1 Mode
E1 Mode
HDLC0
Assignable to the ESF Facility Data Link or
any channel
HDLC0
Assigned to timeslot-0, bits Sa4~Sa8 or any
other timeslot
HDLC1, HDLC2
Assignable to any channel
Operates at 56 kbps or 64 kbps
Operates at 4 kbps, 56 kbps or 64 kbps
Operates at 4, 8, 12, 16 or 20 kbps
depending on which Sa bits are selected for
HDLC0 use
HDLC1, HDLC
Assigned to any timeslot except timeslot-0
Operates at 64 kbps
T1/J1 Mode
E1 Mode
Transmit Slip Buffer
Two-frame slip buffer capable of performing a
controlled slip
Receive Slip Buffer
Two-frame slip buffer capable of performing a
controlled slip
Intended for rate conversion and jitter
attenuation in the transmit direction
Wander tolerance of 208 UI peak-to-peak
Programmable delay
Indication of slip direction
Transmit slips are independent of receive
slips
Indication of slip direction
Receive Slip Buffer
Two-frame slip buffer capable of performing a
controlled slip
Wander tolerance of 142 UI (92
μ
s) peak
Indication of slip direction
T1/J1 Mode
E1 Mode
Transmit and receive datastreams are
independently timed
Transmit and receive datastreams are
independently timed
The transmit clock synchronizes to a
1,544MHz clock
Receive slip buffer is bypassed
CAS and HDLCs are disabled
Transmit and receive slip buffers are
bypassed
Robbed bit signaling and HDLCs are disabled
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PDF描述
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