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參數(shù)資料
| 型號： | L80600 |
| 英文描述： | L80600 10/100/1000 Mbits/s Ethernet PHY technical manual 3/01 |
| 中文描述： | L80600 10/100/1000 Mbits /秒以太網(wǎng)PHY技術手冊3月1日 |
| 文件頁數(shù)： | 47/192頁 |
| 文件大?。?/td> | 1344K |
| 代理商： | L80600 |
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802.3u MII
2-33
2.10.3 Serial Management Preamble Suppression
The L80600 supports a Preamble Suppression mode as indicated by a
one in bit 6 of the Basic Mode Status Register (BMSR, address 0x01).
If the station management entity (MAC or other management controller)
determines that all PHYs in the system support Preamble Suppression
by returning a one in this bit, then the station management entity need
not generate preamble for each management transaction.
The L80600 requires a single initialization sequence of 32 bits of
preamble following power-up/hardware reset. This requirement is
generally met by the mandatory pull-up resistor on MDIO in conjunction
with a continuous MDC, or the management access made to determine
whether Preamble Suppression is supported.
While the L80600 requires an initial preamble sequence of 32 bits for
management initialization, it does not require a full 32-bit sequence
between each subsequent transaction. A minimum of one idle bit
between management transactions is required as specified in
IEEE 802.3u.
2.10.4 PHY Address Sensing
The L80600 provides five PHY address pins. The information from these
pins is latched into the ECTLR1 register (address 0x10, bits [10:6]) at
device power-up or reset. The L80600 supports PHY Address strapping
values 0 (<00000>) through 31 (<11111>). PHY Address 0 puts the
device into Isolate Mode.
2.10.5 Nibble-Wide MII Data Interface
Clause 22 of the IEEE 802.3u specification defines the Media
Independent Interface (MII). This interface includes a dedicated receive
bus and a dedicated transmit bus. These two data buses, along with
various control and indicate signals, allow for the simultaneous exchange
of data between the L80600 and the upper layer agent (MAC).
The receive interface consists of a nibble wide data bus RXD[3:0], a
receive error signal RX_ER, a receive data valid flag RX_DV, and a
receive clock RX_CLK for synchronous transfer of the data. The receive
clock operates at 25 MHz to support 100 Mbit/s operation.
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