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參數(shù)資料
| 型號(hào)： | L80600 |
| 英文描述： | L80600 10/100/1000 Mbits/s Ethernet PHY technical manual 3/01 |
| 中文描述： | L80600 10/100/1000 Mbits /秒以太網(wǎng)PHY技術(shù)手冊(cè)3月1日 |
| 文件頁數(shù)： | 37/192頁 |
| 文件大?。?/td> | 1344K |
| 代理商： | L80600 |
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100BASE-TX Receiver
2-23
MLT-3 to NRZ Decoder
Descrambler (bypass option)
Serial to Parallel
5B/4B Decoder (bypass option)
Code Group Alignment
4B/5B Decoder
Link Integrity Monitor
Bad SSD Detection
2.6.1 ADC Block
The L80600 requires no external attenuation circuitry at its receive
inputs, RXDB
+/.
It accepts TP-PMD compliant waveforms directly, which
requires only a 100
termination and a simple 1:1 transformer. The
analog MLT-3 signal (with noise and system impairments) is received and
converted to the digital domain using an Analog to Digital Converter
(ADC) to allow digital signal processing (DSP) to take place on the
received signal.
2.6.2 Signal Detect
The signal detect function of the L80600 is incorporated to meet the
specifications mandated by the ANSI FDDI TP-PMD Standard as well as
the IEEE 802.3u 100BASE-TX standard for both voltage thresholds and
timing parameters.
Note:
The reception of fast link pulses per IEEE 802.3u
AutoNegotiation by the 100BASE-X receiver does not
cause the L80600 to assert signal detect.
2.6.3 BLW/EQ/AAC Correction
The digital data from the ADC block flows into the DSP Block
(BLW/EQ/AAC Correction) for processing. The DSP block applies
proprietary processing algorithms to the received signals. The algorithms
are all part of an integrated DSP receiver. The primary DSP functions
applied are:
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