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參數(shù)資料
| 型號(hào)： | L80600 |
| 英文描述： | L80600 10/100/1000 Mbits/s Ethernet PHY technical manual 3/01 |
| 中文描述： | L80600 10/100/1000 Mbits /秒以太網(wǎng)PHY技術(shù)手冊(cè)3月1日 |
| 文件頁數(shù)： | 28/192頁 |
| 文件大?。?/td> | 1344K |
| 代理商： | L80600 |
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2-14
Functional Description
The Reconciliation sublayer maps the signal set provided at the GMII to
the PLS service primitives provided to the MAC.
2.4 ADC/DAC/Timing Subsystem
The 1000BASE-T receive section consists of four channels, each
receiving IEEE 802.3ab compliant PAM-5 coded data including Partial
Response (PR) shaping at 125 MBaud over a maximum of a 100 m of
CAT-5 cable. The four pairs of receive input pins are AC coupled through
the magnetics to the CAT-5 cable. Each receive pin pair is differentially
terminated with an external 100
resistor to match the cable
impedance. Each receive channel consists of a high-precision Analog to
Digital data converter (ADC) that quantizes the incoming data into a
digital word at the rate of 125 Mbits/s. The ADC is sampled with a clock
of 125 MHz recovered from the incoming data stream.
The 1000BASE-T transmit section consists of four channels, each
transmitting IEEE 802.3ab compliant 17-level PAM-5 data at
125 Msymbols/s. The four pairs of transmit output pins are AC coupled
through the magnetics to the CAT-5 cable. Each transmit pin pair is
differentially terminated with an external 100
resistor to match the
cable impedance. Each transmit channel consists of a Digital to Analog
Converter (DAC) and line driver capable of producing 17 discrete levels
corresponding to the PR shaping of a PAM-5 coded data stream. Each
DAC is clocked with a 125-MHz clock, which is the X1/Ref clock in the
Master mode of operation, and the recovered receive clock in the Slave
mode of operation.
The L80600 incorporates a sophisticated Clock Generation Module
(CGM) that supports 10/100/1000 modes of operation with an external
125 MHz clock reference (
±
50 ppm). The Clock Generation module
internally generates multiple phases of clocks at various frequencies to
support high-precision and low-jitter Clock Recovery Modules (CRM) for
robust data recovery, and to support accurate low jitter transmission of
data symbols in the Master and Slave mode of operation.
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