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參數(shù)資料
| 型號： | L80600 |
| 英文描述： | L80600 10/100/1000 Mbits/s Ethernet PHY technical manual 3/01 |
| 中文描述： | L80600 10/100/1000 Mbits /秒以太網(wǎng)PHY技術(shù)手冊3月1日 |
| 文件頁數(shù)： | 44/192頁 |
| 文件大?。?/td> | 1344K |
| 代理商： | L80600 |
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2-30
Functional Description
(TX ).TXD must be valid on the rising edge of the Transmit Clock
(TX_CLK). Transmission ends when TX_EN goes LOW. The last
transition is always positive; it occurs at the center of the bit cell if the
last bit is a one, or at the end of the bit cell if the last bit is a zero.
2.9.2 Manchester Decoder
The Manchester decoder consists of a differential receiver and a PLL to
separate the Manchester encoded data stream into internal clock signals
and data. Once the input exceeds the squelch requirements, Carrier
Sense (CRS) is asserted off the first edge presented to the decoder.
Once the decoder has locked onto the incoming data stream, it provides
data (RXD) and clock (RX_CLK) to the MAC.
The decoder detects the end of a frame when no more midbit transitions
are detected. Typically, within one and a half bit times after the last bit,
carrier sense (CRS) is deasserted. Receive clock stays active for at least
five more bit times after CRS goes LOW, to guarantee the receive timing
of the controller.
2.10 802.3u MII
The L80600 incorporates the Media Independent Interface (MII) as
specified in Clause 22 of the IEEE 802.3u standard. This interface may
be used to connect PHY devices to a MAC in 10/100 Mbit/s mode. This
section describes both the serial MII management interface as well as
the nibble wide MII data interface.
The serial management interface of the MII allows for the configuration
and control of multiple PHY devices, gathering of status and error
information, and the determination of the type and capabilities of the
attached PHY(s).
The nibble wide MII data interface consists of a receive bus and a
transmit bus, each with control signals to facilitate data transfer between
the PHY and the upper layer (MAC).
2.10.1 Serial Management Register Access
The serial management MII specification defines a set of thirty-two 16-bit
status and control registers that are accessible through the management
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