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參數(shù)資料
| 型號： | AMD-645 |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 外設及接口 |
| 英文描述： | Peripheral Bus Controller(外圍總線控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP208 |
| 封裝： | PLASTIC, QFP-208 |
| 文件頁數(shù)： | 94/242頁 |
| 文件大?。?/td> | 2929K |
| 代理商： | AMD-645 |
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5-48
Functional Operations
AMD-645 Peripheral Bus Controller Data Sheet
21095B/0—June 1997
Preliminary Information
Mode Register
Data bits 1–0 are reserved. They are written undefined by the
master DMA. The legacy DMA controller expects the channel
number encoded in these bits. Each slave DMA channel
encodes the lower two bits of its channel number into the
lower two bits of the data, replacing the two undefined bits.
The functionality of the remainder of this register is identical
to the legacy DMA controller, so data is passed through
unchanged.
Request Register
Data bits 1–0 are reserved. They are written undefined by the
master DMA. The legacy DMA controller expects the channel
number encoded in these bits. Each slave DMA channel
encodes the lower two bits of its channel number into the
lower two bits of the data, replacing the two undefined bits.
The functionality of the remainder of this register is identical
to the legacy DMA controller, so data is passed through
unchanged.
Single-Channel Mask
Register
In writes to this register, the master DMA writes the new mask
value in data bit 0. Data bits 1, 2, and 3 are reserved and will
be written undefined by the master DMA. The legacy DMA
controller expects the channel number encoded in bits 1–0 and
the mask bit passed in bit 2. Each slave DMA channel encodes
the lower two bits of its channel number into the lower two bits
of the data, replacing bits 1–0. The mask bit written in bit 0 is
copied intact to bit 2 and bit 3 is cleared. The functionality of
the remainder of this register is identical to the legacy DMA
controller, so data is passed through unchanged.
In reads of this register, the master DMA reads the current
mask value in bit 0. The legacy DMA controller’s single-
channel mask register is write-only, therefore the multi-
channel mask shadow register is read. It returns the mask bits
for all four channels in the DMA controller in such a way that
the channel 0 mask is returned in bit 0, the channel 1 mask in
bit 1, the channel 2 mask in bit 2, and the channel 3 mask in
bit 3. The bit corresponding to the slave channel number is
copied to bit 0 and the remaining bits are cleared.
Status Register
The master DMA reads the current terminal count (TC) status
value replicated four times in data bits 0–3 and the current
channel request (DRQ) status value replicated four times in
data bits 4–7. The legacy DMA controller’s status register
returns the terminal count status and request bits for all four
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