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參數(shù)資料
| 型號： | AMD-645 |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Peripheral Bus Controller(外圍總線控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP208 |
| 封裝： | PLASTIC, QFP-208 |
| 文件頁數(shù)： | 135/242頁 |
| 文件大?。?/td> | 2929K |
| 代理商： | AMD-645 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁當(dāng)前第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁
Registers
7-9
21095B/0—June 1997
AMD-645 Peripheral Bus Controller Data Sheet
Preliminary Information
Slave DMA Controller
Ports C0h–DFh
Channels 0–3 of the slave DMA controller control system DMA channels
0–3. There are 16 slave DMA controller registers, as shown in Table 7-4.
DMA Page Registers
Ports 80h–8Fh
There are eight DMA page registers, one for each DMA channel. These
registers provide bits 16–23 of the 24-bit address for each DMA channel.
Bits 0–15 are stored in registers in the master and slave DMA controllers.
The DMA Page Registers are located at the I/O port addresses shown in
Table 7-5.
Table 7-4.
Ports C0h–DFh Slave DMA Controller
I/O Address Bits 15–0
0000 0000 1100 000x
0000 0000 1100 001x
0000 0000 1100 010x
0000 0000 1100 011x
0000 0000 1100 100x
0000 0000 1100 101x
0000 0000 1100 110x
0000 0000 1100 111x
0000 0000 1101 000x
0000 0000 1101 001x
0000 0000 1101 010x
0000 0000 1101 011x
0000 0000 1101 100x
0000 0000 1101 101x
0000 0000 1101 110x
0000 0000 1101 111x
Register Name
Ch 0 Base/Current Address
Ch 0 Base/Current Count
Ch 1 Base/Current Address
Ch 1 Base/Current Count
Ch 2 Base/Current Address
Ch 2 Base/Current Count
Ch 3 Base/Current Address
Ch 3 Base/Current Count
Status/Command
Write Request
Write Single Mask
Write Mode
Clear Byte Pointer F/F
Master Clear
Clear Mask
R/W All Mask Bits
RW
RW
RW
RW
RW
RW
RW
RW
RW
WO
WO
WO
WO
WO
WO
RW
Note:
Not all address bits are decoded.
Table 7-5.
Ports 80h–8Fh DMA Page Registers
I/O Address Bits 15–0
0000 0000 1000 0111
0000 0000 1000 0011
0000 0000 1000 0001
0000 0000 1000 0010
0000 0000 1000 1111
0000 0000 1000 1011
0000 0000 1000 1001
0000 0000 1000 1010
Register Name
Ch 0 DMA Page (M–0)
Ch 1 DMA Page (M–1)
Ch 2 DMA Page (M–2)
Ch 3 DMA Page (M–3)
Ch 4 DMA Page (M–4)
Ch 5 DMA Page (M–5)
Ch 6 DMA Page (M–6)
Ch 7 DMA Page (M–7)
RW
RW
RW
RW
RW
RW
RW
RW
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PDF描述 |
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