
iv
Table of Contents
AMD-645 Peripheral Bus Controller Data Sheet
21095B/0—June 1997
Preliminary Information
4.7
Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-15
4.8
Power and Ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-16
4.9
Internal Real-Time Clock . . . . . . . . . . . . . . . . . . . . . . . . . . .4-16
4.10
Keyboard Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-17
4.11
CPU Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-18
4.12
General-Purpose I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-19
5
Functional Operations
5-1
5.1
PCI Bus-Initiated Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . .5-1
5.1.1
5.1.2
Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
Bus Cycle Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
5.2
PCI Bus Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-2
5.2.1
5.2.2
5.2.3
5.2.4
5.2.5
5.2.6
5.2.7
5.2.8
5.2.9
Interrupt Acknowledge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
Special Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
I/O Read/Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
Memory Read/Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
Configuration Read/Write . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14
Memory Read Multiple . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-16
Dual Address Line . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-16
Memory Read Line . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-16
Memory Write Invalidate . . . . . . . . . . . . . . . . . . . . . . . . . . 5-16
5.3
PCI Bus Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-17
5.3.1
5.3.2
5.3.3
Back-to-Back Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17
Subtractive Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17
ISA Bus Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17
5.4
ISA Bus-Initiated Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-18
5.4.1
5.4.2
DMA-Initiated Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-18
ISA Bus Master Initiated Cycles . . . . . . . . . . . . . . . . . . . . . 5-20
5.5
PCI Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-23
5.6
I/O and Memory Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . .5-23
5.6.1
5.6.2
5.6.3
I/O Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-24
Memory Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25
System ROM Memory Mapping . . . . . . . . . . . . . . . . . . . . . 5-26