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參數(shù)資料
| 型號(hào)： | AMD-645 |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Peripheral Bus Controller(外圍總線控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP208 |
| 封裝： | PLASTIC, QFP-208 |
| 文件頁數(shù)： | 100/242頁 |
| 文件大小： | 2929K |
| 代理商： | AMD-645 |
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5-54
Functional Operations
AMD-645 Peripheral Bus Controller Data Sheet
21095B/0—June 1997
Preliminary Information
write-FIFO is not empty, the read access is retried at the PCI
interface and the write-FIFO is flushed. When the write-FIFO
is empty, it issues the IOR# command to the IDE, as in the case
of a non-read-ahead read transfer.
If the read is not to the data register, the cycle behaves as if it
is a normal non-read-ahead operation. If the read is to the data
register, then the read-ahead cycle begins operating. The I/O
process block issues the IOR# to the IDE until the read-ahead
buffer is full, without CPU intervention. If the IDE is slow
enough to let the CPU catch up, the PCI TRDY# is returned
after the IOR#. In this case, read-ahead still helps since IOR#
starts before the CPU cycle.
Read-ahead is intended for data register reads. It counts the
number of words to be transferred from the data register.
However, there might be applications that transfer control
data from the data port, which might not work with the
prediction. The IDE interface is designed to terminate the
read-ahead cycle if it senses any of the following:
I
Read or write accesses to IDE control registers (any register
other than the data register)
Write access to the data register
Read-ahead count expires (normal read-ahead termination)
I
I
5.12.3
DMA Bus Mastering
IDE DMA is supported through the PCI-IDE bus mastering
logic. In a typical bus master command sequence, the bus
master registers are initialized with the transfer address and
count. Next, the PCI interface begins transfering long words to
or from the FIFO. The drive is then commanded to begin
transfering words to or from the FIFO using a DRQ/DACK#
handshake and IOR# or IOW# strobes. The transfer continues
until the transfer count is exhausted or until the drive
generates an interrupt.
Each IDE channel has bidirectional FIFO with a maximum of
64 bytes. Only DMA accesses are placed in this FIFO. The
direction of the FIFO is controlled by registers. For PCI bus
mastering DMA accesses, the bus master command and status
registers determine the direction of the FIFO. Both channels
cannot operate over the IDE interface simultaneously due to
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