
Table of Contents
v
21095B/0—June 1997
AMD-645 Peripheral Bus Controller Data Sheet
Preliminary Information
5.7
Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-28
5.8
Direct Memory Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-29
5.8.1
5.8.2
5.8.3
5.8.4
5.8.5
5.8.6
5.8.7
5.8.8
5.8.9
DMA Controllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-29
DMA Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 5-29
Middle Address Bit Latches . . . . . . . . . . . . . . . . . . . . . . . . 5-31
Page Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-31
DMA Address Generation . . . . . . . . . . . . . . . . . . . . . . . . . . 5-32
Type F DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-36
DMA Channel Mapping Registers . . . . . . . . . . . . . . . . . . . 5-37
Ready Control Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-37
External Cascading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-38
5.9
Distributed DMA Support . . . . . . . . . . . . . . . . . . . . . . . . . . .5-39
5.10
Ultra DMA Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-39
5.10.1 Ultra DMA Read Burst Command . . . . . . . . . . . . . . . . . . . 5-41
5.10.2 Ultra DMA Write Burst Command . . . . . . . . . . . . . . . . . . . 5-43
5.10.3 Slave DMA Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-46
5.10.4 DMA Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-47
5.10.5 DMA Software Commands . . . . . . . . . . . . . . . . . . . . . . . . . 5-49
5.10.6 DMA Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-49
5.10.7 PCI Slave DMA Configuration Registers . . . . . . . . . . . . . . 5-50
5.11
ISA Bus Refresh Cycle Types . . . . . . . . . . . . . . . . . . . . . . . .5-51
5.12
Fast IDE/EIDE Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . .5-52
5.12.1 IDE Drive Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-52
5.12.2 PCI Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-53
5.12.3 DMA Bus Mastering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-54
5.12.4 IDE Channel Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-56
5.12.5 IDE Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-57
5.13
Power Management Support . . . . . . . . . . . . . . . . . . . . . . . . .5-58
5.13.1 Power Management Subsystem . . . . . . . . . . . . . . . . . . . . . 5-58
5.13.2 Power Plane Management . . . . . . . . . . . . . . . . . . . . . . . . . . 5-59
5.13.3 Power Management Events . . . . . . . . . . . . . . . . . . . . . . . . . 5-61
5.13.4 Legacy Management Timers . . . . . . . . . . . . . . . . . . . . . . . . 5-64
5.13.5 System Primary and Secondary Events . . . . . . . . . . . . . . . 5-65
5.13.6 Peripheral Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-66