參數(shù)資料
型號： AMD-645
廠商： ADVANCED MICRO DEVICES INC
元件分類： 外設及接口
英文描述： Peripheral Bus Controller(外圍總線控制器)
中文描述： MULTIFUNCTION PERIPHERAL, PQFP208
封裝： PLASTIC, QFP-208
文件頁數(shù)： 121/242頁
文件大?。?/td> 2929K
代理商： AMD-645
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Initialization
6-9
21095B/0—June 1997
AMD-645 Peripheral Bus Controller Data Sheet
Preliminary Information
Table 6-15.
Configuration Space IDE Registers
Offset
Register
Default
Recommended
Access
Setting
0Bh
E2h
Result
40h
41h
Chip Enable
IDE Configuration
04h
02h
Enable pri and sec channel
Enable pri and sec read
prefetch buffer
Enable pri post write buffer
RW
RW
42h
43h
Reserved (do not program)
FIFO Configuration
09h
3Ah
09h
3Ah
RW
RW
Allocate 8 word buffers in both
pri and sec channel
Set threshold to 1/2
Master Read/Write cycle
IRDY# 1 wait state
FIFO output data 12 clock
advance
No channel interrupts swap
Pri and Sec Ch Read DMA FIFO
flush enabled
No limit in DRDY pulse width
44h
Miscellaneous Control 1
68h
68h
RW
45h
46h
Miscellaneous Control 2
Miscellaneous Control 3
00h
C0h
00h
C0h
RW
RW
4Bh–48h
Drive Timing Control
A8A8A8A8h A8A8A8A8h DIOR# and DIOW# pulse
width set to 11 PCI clocks
Recovery time set to 9 clocks
Address setup time 4T
RW
4Ch
4Dh
4Eh
Address Setup Time
Reserved (do not program)
Sec Non-1F0h Port Access
Timing
FFh
00h
FFh
FFh
00h
FFh
RW
RW
RW
Sec non-1F0 port access,
DIOR# and DIOW# pulse
width set to 17 PCI clocks
Pri non-1F0 port access,
DIOR# and DIOW# pulse
width set to 17 PCI clocks
Pri and sec Drive 0 and 1Mode
enabled by Set Feature
command
Disabled UltraDMA33-mode
4Fh
Pri Non-1F0h Port Access
Timing
FFh
FFh
RW
53h–50h
UltraDMA33 Extd Timing
Control
03030303h
03030303h
RW
57h-54h
5Fh–58h
61h–60h
67h–62h
69h–68h
6Ah–FFh
Reserved
Reserved
Primary Sector Size
Reserved
Secondary Sector Size
Reserved
00h
00h
A8A8A8A8h A8A8A8A8h
0200h
00h
0200h
00h
—
0200h
00h
0200
00
200h bytes per sector
RW
—
RW
—
200h bytes per sector
相關PDF資料
PDF描述
AMD-751 System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器)
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