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參數(shù)資料
| 型號(hào)： | AMD-645 |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | Peripheral Bus Controller(外圍總線控制器) |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP208 |
| 封裝： | PLASTIC, QFP-208 |
| 文件頁數(shù)： | 21/242頁 |
| 文件大?。?/td> | 2929K |
| 代理商： | AMD-645 |
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Overview
2-5
21095B/0—June 1997
AMD-645 Peripheral Bus Controller Data Sheet
Preliminary Information
configuration registers. The state of various interface pins on
reset is used to determine the default configuration.
2.3
EIDE Controller
The AMD-645 peripheral bus controller’s enhanced IDE
interface provides a variety of features to optimize system
performance. A 16-doubleword write FIFO and look-ahead
read buffer supports 32-bit PCI data transfers. The IDE-PCI
interface operates at PCI speed and allows concurrent IDE and
PCI operations to maximize system performance.
Logically, the IDE drive interface can be viewed as being
composed of six controller blocks.
CPU Command
Processor
The CPU command processor receives input commands from
the CPU, FIFO full/FIFO empty signals from the write-FIFO,
and read-ahead full signals from the read-ahead buffer.
I/O Processor
The I/O processor is the IDE control signal block, containing all
of the IDE bus control logic. It receives inputs from the IDE
bus, command processor, and write FIFO. The I/O processor
issues the IOR#/IOW# signals to the IDE bus, based on
programmed address setup time, IOR#/IOW# precharge time,
and IOR#/IOW# active duration. It also translates 16-bit cycles
to two 8-bit cycles when necessary.
Write Buffer
The write buffer takes 32-bit CPU data and converts it to the
proper 16-bit or 8-bit data format.
Read-Ahead/Posted-
Write FIFO
This block functions as a read-ahead buffer during read
accesses from I/O address 1F0h. During writes, this block
stores 16-bit data in the 16-doubleword FIFO and passes
control to the I/O processor or DMA state machine. Its
direction is determined by commands and register
programming.
IDE Arbiter
The arbiter arbitrates between IDE channels and multiplexes
the IDE data bus, IDE address, and IDE chip selects.
DMA State Machine
The DMA bus mastering state machine controls IOW# and
IOR# pulses for each IDE channel during DMA accesses.
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PDF描述 |
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