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參數(shù)資料
| 型號： | ZR36506 |
| 英文描述： | Fast Recovery Rectifier Diodes |
| 中文描述： | 外圍芯片 |
| 文件頁數(shù)： | 46/99頁 |
| 文件大?。?/td> | 452K |
| 代理商： | ZR36506 |
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Zoran ZR36506 USBV ision – Datasheet
Zoran Proprietary and Confidential
8-4
Video Input Interface
Parameter
Register
Address
Usage
VIN_MODE[2..0]
Reg.27/d2-d0
VIN_REG1
Video input mode:
000:
8-bit 4:2:2 mode, using
synchronization pulses.
8-bit 4:2:2 mode, using CCIR 656
sync. codes.
16-bit 4:2:2 mode, using
synchronization pulses.
001:
010:
011:
16-bit 4:2:2 mode, using CCIR
656 sync. codes.
110:
12-bit 4:1:1 mode, using
synchronization pulses.
spare.
101, 111:
VSNC_POL
Reg.27/d3
VIN_REG1
Polarity of VSNC pulse:
0:
1:
Synchronize on up-going edge.
Synchronize on down-going edge.
HSNC_POL
Reg.27/d4
VIN_REG1
Polarity of HSNC pulse:
0:
Synchronize on up-going edge.
1:
Synchronize on down-going edge.
FID_POL
Reg.27/d5
VIN_REG1
Polarity of FID (Field Identifier in Interlace
mode) :
0:
FID='0' during first (odd) field.
1:
FID='0' during second (even) field.
HVALID_POL
Reg.27/d6
VIN_REG1
Polarity of HVALID signal:
0:
input signal HVALID='1' for active
pixels.
1:
input signal HVALID='0' for active
pixels.
VCLK_POL
Reg.27/d7
VIN_REG1
Polarity of VCLK (pixel clock):
0:
Camera data valid at VCLK falling
edge.
1:
Camera data valid at VCLK rising
edge.
AUTO_FID
Reg.28/d0
VIN_REG2
0:
Use external FID signal.
1:
Generate internal toggling FID.
Ignore FID pin.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ZR36750 | Fast Recovery Rectifier Diodes |
| ZR37381GC-30 | Fast Recovery Rectifier Diodes |
| ZR37381PJC-45 | Fixed Point ALU |
| ZR37381PJC-65 | Fixed Point ALU |
| ZR37381GC-45 | Fast Recovery Rectifier Diodes |
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參數(shù)描述 |
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| ZR36730 | 制造商:ZORAN 制造商全稱:ZORAN 功能描述:INTEGRATED DVD DECODER |
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| ZR36762PQCG | 制造商:ZORAN 功能描述: |
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