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參數(shù)資料
| 型號(hào)： | XCCACE-TQG144I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 10/69頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC ACE CONTROLLER CHIP TQ144 |
| 產(chǎn)品變化通告： | XCCACE-TQG144I Discontinuation 31/Oct/2011 |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 控制器類型： | ACE 控制器 |
| 電源電壓： | 3 V ~ 3.6 V |
| 電流 - 電源： | 30mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-TQFP（20x20） |
| 包裝： | 管件 |
| 其它名稱： | 122-1511-5 |
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System ACE CompactFlash Solution
18
DS080 (v3.0) April 7, 2014
Product Specification
R
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Data Buffer Write Cycle Ready Timing
When the data buffer is in write mode and the last available
space for a data word has been filled, the data buffer ready
signal will go inactive (MPBRDY = LOW) two clock cycles
following the last clock cycle that the write enable is active
(MPWE = LOW). Any attempt to write data to a “full” data
buffer (MPWE = LOW while MPBRDY = LOW) does not
result in a successful write to the buffer. Valid and invalid
data buffer writes are shown in Figure 14.
Figure 14: Valid and Invalid Writes to DATABUFREG Data Buffer
60ns
80ns
100ns
120ns
140ns
160ns
180ns
200ns
220
CYCLE
CLK
MPA
MPD
MPCE
MPWE
MPOE
MPBRDY
Cycle 0
Cycle 1
Cycle 2
Cycle 3
Cycle 4
Cycle 5
DATABUFREG ADDRESS
VALID DATA
INVALID DATA
tSA
tSCE
tH
tSWE
tH
tSD
tSOE
tSA
tH
tSD
tH
tSWE
tH
tBRDY
DS080_19_020101
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