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參數(shù)資料
| 型號(hào)： | UPD78F0034BGB-8EU-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 12 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, PLASTIC, LQFP-64 |
| 文件頁(yè)數(shù)： | 68/592頁(yè) |
| 文件大?。?/td> | 3447K |
| 代理商： | UPD78F0034BGB-8EU-A |
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16
User’s Manual U14046EJ3V0UD
3.2.14 X1 and X2 ..................................................................................................................................
84
3.2.15 XT1 and XT2 ..............................................................................................................................
84
3.2.16 VDD0 and VDD1 .............................................................................................................................
84
3.2.17 VSS0 and VSS1 .............................................................................................................................
84
3.2.18 VPP (flash memory versions only) ...............................................................................................
84
3.2.19 IC (mask ROM version only) ......................................................................................................
84
3.3
Pin I/O Circuits and Recommended Connection of Unused Pins ....................................
85
CHAPTER 4 PIN FUNCTION (
PD780024AY, 780034AY SUBSERIES) ....................................... 89
4.1
Pin Function List ...................................................................................................................
89
4.2
Description of Pin Functions ...............................................................................................
92
4.2.1
P00 to P03 (Port 0) ....................................................................................................................
92
4.2.2
P10 to P17 (Port 1) ....................................................................................................................
92
4.2.3
P20 to P25 (Port 2) ....................................................................................................................
93
4.2.4
P30 to P36 (Port 3) ....................................................................................................................
93
4.2.5
P40 to P47 (Port 4) ....................................................................................................................
94
4.2.6
P50 to P57 (Port 5) ....................................................................................................................
94
4.2.7
P64 to P67 (Port 6) ....................................................................................................................
94
4.2.8
P70 to P75 (Port 7) ....................................................................................................................
95
4.2.9
AVREF ..........................................................................................................................................
95
4.2.10 AVDD ...........................................................................................................................................
95
4.2.11
AVSS ...........................................................................................................................................
95
4.2.12 RESET .......................................................................................................................................
96
4.2.13 NC ..............................................................................................................................................
96
4.2.14 X1 and X2 ..................................................................................................................................
96
4.2.15 XT1 and XT2 ..............................................................................................................................
96
4.2.16 VDD0 and VDD1 .............................................................................................................................
96
4.2.17 VSS0 and VSS1 .............................................................................................................................
96
4.2.18 VPP (flash memory versions only) ...............................................................................................
96
4.2.19 IC (mask ROM version only) ......................................................................................................
96
4.3
Pin I/O Circuits and Recommended Connection of Unused Pins ....................................
97
CHAPTER 5 CPU ARCHITECTURE ................................................................................................. 101
5.1
Memory Spaces ..................................................................................................................... 101
5.1.1
Internal program memory space ................................................................................................ 106
5.1.2
Internal data memory space ...................................................................................................... 108
5.1.3
Special function register (SFR) area .......................................................................................... 108
5.1.4
External memory space ............................................................................................................. 108
5.1.5
Data memory addressing ........................................................................................................... 109
5.2
Processor Registers ............................................................................................................. 114
5.2.1
Control registers .........................................................................................................................
114
5.2.2
General-purpose registers .........................................................................................................
118
5.2.3
Special function register (SFR) ..................................................................................................
119
5.3
Instruction Address Addressing ......................................................................................... 123
5.3.1
Relative addressing ................................................................................................................... 123
5.3.2
Immediate addressing ................................................................................................................ 124
5.3.3
Table indirect addressing ........................................................................................................... 125
5.3.4
Register addressing ................................................................................................................... 126
相關(guān)PDF資料 |
PDF描述 |
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