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參數(shù)資料
| 型號： | TMS320C3X |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 32-Bit Digital Signal Processor |
| 中文描述： | 32位數(shù)字信號處理器 |
| 文件頁數(shù)： | 328/726頁 |
| 文件大?。?/td> | 1771K |
| 代理商： | TMS320C3X |
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CPU and DMA Coprocessor Arbitration
11-27
The DMA Coprocessor
11.7 CPU and DMA Coprocessor Arbitration
The DMA coprocessor transfers data on its own internal buses. Arbitration is
necessary only when a resource conflict exists between the DMA coprocessor
and the CPU. The arbitration causes no delay. When there is no conflict, the
CPU and DMA coprocessor accesses proceed in parallel.
All arbitration between the CPU and the DMA coprocessor is on an access ba-
sis; that is,the DMA coprocessor must contend for read and write accesses in
both unified and split modes. DMA coprocessor nternal memory access starts
during H3
(See Section 8.4, Clocking of Memory Accesses on page 8-19, for
more information).
When the CPU and DMA coprocessor request the same resource, the DMA
channel’s DMA PRI bits (bits 0 and 1 of the channel control register) define the
arbitration rules (as shown in Table 11–7). The CPU has higher priority than
the DMA when DMA PRI=00
2
; it has lower priority than the DMA when DMA
PRI = 11
2
. They rotate priority when DMA PRI = 01
2
.
Table 11–7.DMA PRI Bits and CPU/DMA Arbitration Rules
DMA PRI
(Bits 1–0)
Description
0 0
DMA access is lower priority than the CPU access. If the DMA chan-
nel and the CPU are requesting the same resource, then the CPU
will proceed. (DMA PRI bits are set to 00
2
at reset.)
0 1
This setting selects rotatingarbitration, which sets priorities between
the CPU and DMA channel by alternating their accesses, but not
exactly equally. Priority rotates between CPU and DMA accesses
when they conflict during consecutive instruction cycles
.
The first
time the DMA channel and the CPU request the same resource, the
CPU has priority. If, in the following instruction cycle, the DMA co-
processor and the CPU again request the same resource, the DMA
has priority. Alternate access continues as long as the CPU and
DMA requests conflict in consecutive instruction cycles. When there
is no conflict in a previous instruction cycle, the CPU has priority.
1 0
Reserved
1 1
DMA access is higher priority than the CPU access. If the DMA
channel and the CPU are requesting the same resource, the DMA
will proceed
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PDF描述 |
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