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參數(shù)資料
| 型號： | TMS320C3X |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 32-Bit Digital Signal Processor |
| 中文描述： | 32位數(shù)字信號處理器 |
| 文件頁數(shù)： | 184/726頁 |
| 文件大?。?/td> | 1771K |
| 代理商： | TMS320C3X |
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Interrupts
7-17
Program Flow Control
7.4.2
CPU Interrupt Control Bits
Three CPU registers contain bits used to control CPU interrupt operation:
The CPU status register (ST).
The CPU global interrupt enable bit (GIE),
located in the ST, controls all maskable CPU interrupts. When this bit is
set to 1, CPU interrupts are globally enabled. When this bit is cleared to
0, all CPU interrupts are disabled (except NMI, the nonmaskable inter-
rupt). Refer to subsection 3.1.7, Status Register (ST) on page 3-5.
Internal interrupt enable register (IIE).
The IIE is used to enable CPU
internally-generated interrupts (from timers, communication ports, and
DMA channels). See subsection 3.1.9, CPU Internal Interrupt Enable
Register (IIE) on page 3-11, for more information.
IIOF flag register (IIF).
The IIF contains interrupt flag bits and bits to deter-
mine the function of the external-interrupt pins (IIOF0 – IIOF3).
The IIF Register
When an external interrupt or most of the internal interrupts are received, a
corresponding bit in the IIF register is set to 1. The only internally generated
interrupts that do not have a flag bit in the IIF register are the communication
port interrupts.
When the CPU services an interrupt that has an interrupt flag bit in the IIF regis-
ter, or when the DMA controller latches this type of interrupt into a DMA internal
signal, this flag bit is cleared by the internal interrupt acknowledge signal. How-
ever, for level-triggered interrupts, if IIOFn is still low when the interrupt ac-
knowledge signal occurs, the interrupt flag bit is cleared for only one cycle and
then set to 1 again. For this reason, it is theoretically possible that, depending
on when the IIF register is read, the interrupt flag bit may be zero, even though
IIOFn is low. After reset, zero is written to the interrupt flag register, thereby
clearing all pending interrupts.
The IIF register bits can be read or written under software control. This pro-
vides access to the IIOFx pins, which can be treated as general-purpose I/O
or as interrupt pins. For example, if at the IIF register, FUNCx = 0 (I/O pin) and
TYPEx = 1 (output pin), then by writing into the FLAGx bit, you can also write
to the external pin IIOFx. If FUNCx = 1 (interrupt pin), writing a 1 to the IIF regis-
ter FLAGx bit has the same effect as an incoming interrupt received on the cor-
responding pin. In this way, all interrupts can be triggered and/or cleared
through software. Since the interrupt bits also can be read, the interrupt pins
can be polled in software when an interrupt-driven interface is not required.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMS320C4X | Digital Signal Processing Solutions |
| TMS320C6454GTZ7 | Fixed-Point Digital Signal Processor |
| TMS320C6454GTZ | Fixed-Point Digital Signal Processor |
| TMS320C6454GTZ8 | Fixed-Point Digital Signal Processor |
| TMS320C6454ZTZ | Fixed-Point Digital Signal Processor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TMS320C40 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:DIGITAL SIGNAL PROCESSOR |
| TMS320C40-40 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Digital Signal Processor |
| TMS320C40-50 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Digital Signal Processors |
| TMS320C40-60 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Digital Signal Processors |
| TMS320C40GFL40 | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC Digital Signal Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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