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參數(shù)資料
| 型號： | TMS320C3X |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 32-Bit Digital Signal Processor |
| 中文描述： | 32位數(shù)字信號處理器 |
| 文件頁數(shù)： | 314/726頁 |
| 文件大?。?/td> | 1771K |
| 代理商： | TMS320C3X |
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DMA Registers
11-13
The DMA Coprocessor
Table 11–3.SYNC MODE Field Descriptions in Unified Mode
SYNC MODE
Bit Nos:
7 – 6
Description
0 0
No synchronization. Interrupts are ignored, see Figure 11–27.
0 1
Source synchronization. A read is not performed until an enabled interrupt occurs
(see Figure 11–28a). The interrupt is specified by the DMAx READ field of the DMA
interrupt enable (DIE) register (see subsection 11.10.1, Interrupts and Synchroniza-
tion of DMA Channels for more information).
1 0
Destination synchronization. A write is not performed until an enabled interrupt oc-
curs (see Figure 11–29a). The interrupt is specified by the DMAx WRITE field of the
DMA interrupt enable (DIE) register (subsection 11.10.1, Interrupts and Synchroniza-
tion of DMA Channels for more information).
1 1
Source and destination synchronization. A read is performed when an enabled inter-
rupt (specified by the DMAx READ field) occurs. Then, a write is performed when an
enabled interrupt (specified by the DMAx WRITE field) occurs (as shown in
Figure 11–30). These fields are part of the DMA interrupt enable (DIE) register (see
subsection 11.10.1, Interrupts and Synchronization of DMA Channels for more in-
formation).
Table 11–4.SYNC MODE Field Descriptions in Split Mode
SYNC MODE
Bit Nos:
7 – 6
Description
0 0
No synchronization. Interrupts are ignored see Figure 11–27.
0 1
Destination synchronization. A primary channel write to the communication-port out-
put FIFO is not performed until an enabled interrupt occurs (see Figure 11–29b). The
interrupt is specified by the DMAx PRIMARY WRITE field of the DMA interrupt en-
able (DIE) register (see subsection 11.10.1, Interrupts and Synchronization of DMA
Channels for more information).
1 0
Source synchronization. An auxiliary-channel read from the communication-port in-
put FIFO is not performed until an enabled interrupt occurs (see Figure 11–28b). The
interrupt is specified by the DMAx AUXILIARY READ field of the DMA interrupt en-
able (DIE) register (see subsection 11.10.1, Interrupts and Synchronization of DMA
Channels for more information).
1 1
Source and destination synchronization. A read from the communication-port input
FIFO is performed when an enabled interrupt (specified by the DMAx AUXILIARY
READ field) occurs. A write to the communication port output FIFO is performed
when an enabled interrupt (specified by the DMAx PRIMARY WRITE field) occurs.
These fields are part of the DMA interrupt enable (DIE) register (see subsection
11.10.1, Interrupts and Synchronization of DMA Channels for more information).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMS320C4X | Digital Signal Processing Solutions |
| TMS320C6454GTZ7 | Fixed-Point Digital Signal Processor |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| TMS320C40-40 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Digital Signal Processor |
| TMS320C40-50 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Digital Signal Processors |
| TMS320C40-60 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Digital Signal Processors |
| TMS320C40GFL40 | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC Digital Signal Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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