- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄382552 > ST72321BM (意法半導(dǎo)體) 80-PIN 8-BIT MCU WITH 32 TO 60K FLASH/ROM, ADC, FIVE TIMERS, SPI, SCI, I2C INTERFACE(具有ICP,IAP,Nested Interrupt,TLI,ROP的8位MCU) PDF資料下載
參數(shù)資料
| 型號： | ST72321BM |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 80-PIN 8-BIT MCU WITH 32 TO 60K FLASH/ROM, ADC, FIVE TIMERS, SPI, SCI, I2C INTERFACE(具有ICP,IAP,Nested Interrupt,TLI,ROP的8位MCU) |
| 中文描述： | 80引腳8位微控制器32至60,000閃存/ ROM，ADC的，5個定時器，SPI和SCI的I2C接口（具有比較方案，國際檢察官聯(lián)合會，嵌套中斷，中華語文研習(xí)所，人事登記的8位微控制器） |
| 文件頁數(shù)： | 112/178頁 |
| 文件大?。?/td> | 3121K |
| 代理商： | ST72321BM |
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ST72F321M, ST72321BM
112/178
I
2
C BUS INTERFACE
(Cont’d)
Acknowledge may be enabled and disabled by
software.
The I
2
C interface address and/or general call ad-
dress can be selected by software.
The speed of the I
2
C interface may be selected
between Standard (up to 100KHz) and Fast I
2
C
(up to 400KHz).
SDA/SCL Line Control
Transmitter mode: the interface holds the clock
line low before transmission to wait for the micro-
controller to write the byte in the Data Register.
Receiver mode: the interface holds the clock line
low after reception to wait for the microcontroller to
read the byte in the Data Register.
The SCL frequency (F
scl
) is controlled by a pro-
grammable clock divider which depends on the
I
2
C bus mode.
When the I
2
C cell is enabled, the SDA and SCL
ports must be configured as floating inputs. In this
case, the value of the external pull-up resistor
used depends on the application.
When the I
2
C cell is disabled, the SDA and SCL
ports revert to being standard I/O port pins.
Figure 62. I
2
C Interface Block Diagram
DATA REGISTER (DR)
DATA SHIFT REGISTER
COMPARATOR
OWN ADDRESS REGISTER 1 (OAR1)
CLOCK CONTROL REGISTER (CCR)
STATUS REGISTER 1 (SR1)
CONTROL REGISTER (CR)
CONTROL LOGIC
STATUS REGISTER 2 (SR2)
INTERRUPT
CLOCK CONTROL
DATA CONTROL
SCL or SCLI
SDA or SDAI
OWN ADDRESS REGISTER 2 (OAR2)
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PDF描述 |
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