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參數(shù)資料
| 型號(hào)： | SPAK56854FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 564/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56854FG120 |
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MOTOROLA
Appendix - B Programmer’s Sheets
B-137
Preliminary
Application:
Date:
Programmer:
Sheet
B
2 of 10
HI8
HI8 Status Register (HSR)
Bits
Name
Description
5
HDMA
Host DMA Status
The Host DMA Status (HDMA) bit indicates the host processor has enabled the Host DMA mode
of the HI8 by setting HM1 or HM0 to 1. When the HDMA status bit is set at 0, it indicates the
Host DMA mode is disabled by the Host mode bits HM0 and HM1, both having been cleared, in
the Interface Control Register ICR and no Host DMA operations are pending. When the HDMA
status bit is set, the Host DMA mode is enabled by the Host mode bits HM0 and HM1. The
transmit or receive channel not in use can be used by the Host for polled or interrupt operation
by the DSP. HDMA is cleared by a DSP reset.
4
HF0
Host Flags 0 and 1
3HF1
The Host Flag 0-1 (HF0 and HF1) bits are used as a general purpose flags for Host-to-DSP
communication. The HF0 and HF1 bits can be set or cleared by the Host. These bits reflect the
status of Host Flags HF0 and HF1 in the Interface Control Register (ICR) on the Host Side.
2
HCP
Host Command Pending
The Host Command Pending (HCP) flag bit reflects the status of the HC bit in the Command
Vector Register (CVR), indicating a Host Command Interrupt is pending. The HCP bit is set
when the HC bit is set, and both bits are cleared by the HI8 hardware when the interrupt request
is serviced by the DSP core. The Host can also clear the HC bit, thereby clearing the HCP bit
as well. The HCP bit is cleared on hardware reset.
1
HTDE
Host Transmit Data Empty
The Host Transmit Data Empty (HTDE) flag bit indicates the Host Transmit Data (HTX) register
is empty and can be written by the DSP core. The HTDE bit is set when the HTX register is
transferred to the RXH/RXL registers, and cleared when Host Transfer Date (HTX) is written by
the DSP core. When the HTDE bit is set, the HI8 generates a Transmit Data Full DMA request.
HTDE can also be set by the host processor using the initialize function. The HTDE bit is set on
hardware reset.
0
HRDF
Host Receive Data Full
The Host Receive Data Full (HRDF) flag bit indicates the Host Receive Data (HRX) register
contains data from the host processor. The HRDF bit is set when data is transferred from the
TXH/TXL registers to the Host Receive Data (HRX) register. The HRDF bit is cleared when the
HRX register is read by the DSP core. When the HRDF bit is set, the HI8 generates a receive
data full DMA request. The HRDF bit can also be cleared by the host processor using the
initialize function. The HRDF bit is cleared on hardware reset.
HI8 Host Status
Register (HSR)
$1FFFD8 + $1
Bits
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
0
HDMA HFI
HF0
HCP HTDE HRDF
Write
0
RESET
0
000
00
10
denotes Reserved Bits
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
| SPAK56F826BU80 | 16-BIT, 80 MHz, OTHER DSP, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SPAK56857BU120 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor |
| SPAK56F803BU80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAKDSP303AG100 | 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
| SPAKDSP303GC100 | 制造商:Motorola Inc 功能描述: |
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