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參數(shù)資料
| 型號(hào)： | SPAK56854FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁(yè)數(shù)： | 340/649頁(yè) |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56854FG120 |
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DSP Side Registers
MOTOROLA
Host Interface Eight (HI8)
16-11
Preliminary
16
16.8.1.4 DSP Side Transmit DMA Enable (TDMAEN)—Bit 6
The TDMAEN bit is used to enable DSP Side Transmit DMA operations. When this bit is
set, the on-chip DMA controller handles transferring data between the HTX register and
DSP memory. The on-chip DMA controller must be appropriately configured to
implement the desired data transfer.
16.8.1.5 DSP Side Receive DMA Enable (RDMAEN)—Bit 5
The RDMAEN bit is used to enable DSP Side Receive DMA operations. When this bit is
set, the on-chip DMA controller handles transferring data between the HRX register and
DSP memory. The on-chip DMA controller must be appropriately configured to
implement the desired data transfer.
16.8.1.6 Host Flags 2 and 3 (HF2–HF3)—Bits 4–3
The Host Flag 2 and Host Flag 3 (HF2 and HF3) bits are used as general purpose flags for
DSP-to-Host communication. HF2 and HF3 may be set or cleared by the DSP core. HF2
and HF3 are reflected in the Interrupt Status Register (ISR) on the Host Side if they are
modified by the DSP software, the Host Processor can read the modified values by reading
the ISR.
These two flags are not designated for any specific purpose but are general purpose flags.
They can be used individually or as encoded pairs in a simple DSP-to-Host
communication protocol, implemented in both the DSP and the Host Processor software.
16.8.1.7 Host Command Interrupt Enable (HCIE)—Bit 2
The Host Command Interrupt Enable (HCIE) bit is used to enable a DSP core interrupt
when the HCP status bit in the HSR is set. When the HCIE bit is cleared, HCP interrupts
are disabled. When the HCIE bit is set, a Host Command Interrupt request occurs if HCP
is set. The interrupt address is determined by the Host Command Vector Register (CVR).
The HCIE is cleared on hardware reset.
Note:
Host interrupt request priorities: If more than one interrupt request source is
asserted and enabled (i.e., HRDF = 1, HCP = 1, HRIE = 1, and HCIE = 1) the
HI8 generates interrupt requests according to Table 16-5.
Table 16-5.
HI8 Interrupt Request Order
Priority
Interrupt Source
Highest
Host Command (HCP = 1)
—
Transmit Data (HTDE = 1)
Lowest
Receive Data (HRDF = 1)
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